автореферат диссертации по транспорту, 05.22.08, диссертация на тему:Методы анализа и испытаний логических устройств для обнаружения неисправностей типа "временная задержка" в системах железнодорожной автоматики

12 На правах рукописи

ЛЫКОВ Андрей Александрович

УДК 681.324.7

МЕТОДЫ АНАЛИЗА И ИСПЫТАНИЙ ЛОГИЧЕСКИХ УСТРОЙСТВ ДЛЯ ОБНАРУЖЕНИЯ НЕИСПРАВНОСТЕЙ ТИПА "ВРЕМЕННАЯ ЗАДЕРЖКА" В СИСТЕМАХ ЖЕЛЕЗНОДОРОЖНОЙ АВТОМАТИКИ

Специальность 05.22.08 - Управление процессами перевозок

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

Санкт-Петербург 2006

Работа выполнена в Государственном образовательном учреждении высшего профессионального образования «Петербургский государственный университет путей сообщения» (ПГУПС) на кафедре «Автоматика и телемеханика на железных дорогах»

Научный руководитель:

Официальные оппоненты:

Ведущее предприятие:

Заслуженный деятель науки РФ, доктор технических наук, профессор Сапожников Владимир Владимирович

доктор технических наук, профессор Кравцов Юрий Александрович; кандидат технических наук, доцент Абросимов Александр Викторович

Российский государственный открытый технический университет путей сообщения (РГОТУПС)

Защита состоится 20 апреля 2006 г. в 13 час. 00 мин. на заседании диссертационного совета Д218.008.02 при Петербургском государственном университете путей сообщения по адресу: 190031, Санкт-Петербург, Московский пр., 9, ауд. 7-320.

С диссертацией можно ознакомиться в библиотеке Петербургского государственного университета путей сообщения.

Автореферат разослан « » марта 2006 г.

Ученый секретарь диссертационного совета

к.т.н., доцент -----Е.Ю. Мокейчев

Му&Л

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность проблемы. В последние годы на железнодорожном транспорте России происходит масштабное внедрение в хозяйстве СЦБ микропроцессорных и компьютерных систем автоматики и телемеханики, которые позволяют повысить надежность и безопасность работы устройств, оптимизировать процесс технического обслуживания, снизить затраты на капитальное строительство и эксплуатационные расходы.

Ряд ведущих отечественных научных и проектных организаций, на-^ учно-производственных фирм и компаний занимаются разработкой и вне-

дрением таких систем. Программами обновления и модернизации устройств СЦБ предусмотрено широкое распространение систем микропроцессорной и релейно-процессорной централизаций, микропроцессорных систем автоблокировки, диспетчерской централизации, диспетчерского контроля и др.

Необходимым условием внедрения новых систем является их соответствие требованиям безопасности. Это соответствие подтверждается в ходе проведения сертификационных работ. Среди этих работ важным этапом является испытание безопасных систем контроля и аппаратно-программных комплексов путем физического или компьютерного моделирования. Это сложный вид испытаний, при котором вносятся отказы в физическую или имитационную модель устройства, и анализируется его реакция. При этом возникают следующие проблемы: создание имитационной модели на компьютере, организация экспериментов, оценка адекватности модели, анализ результатов.

Принципиальным преимуществом микропроцессорных систем по сравнению с релейными является их быстрое функциональное развитие и усложнение. Новая версия системы может существенно отличаться от предыдущей. Это связано с теми возможностями, которые предоставляет разработчикам современная микроэлектроника.

Происходит постоянное, можно сказать стремительное, развитие интегральной схемотехники, ее функциональных возможностей, увеличение

быстродействия, уменьшение размеров мик]

-1 -

„ _г______ _ _____очения

С. НАЦИОНАЛЬНАЯ 1

библиотека i

логических элементов становится соизмеримым со временем распространения электрических сигналов между отдельными элементами и частями схем. Это усиливает зависимость правильного функционирования аппаратуры от временных отклонений в работе микросхем.

Обнаружение неисправностей типа «временная задержка» (ВЗ) распространения логического сигнала является в настоящее время важной областью в испытаниях и тестировании микроэлектронной аппаратуры. Особенностью ВЗ по сравнению с другими видами отказов является то, что они не нарушают логическую структуру схемы и в то же время приводят к ошибочным результатам вычислений. Поэтому необходимо учитывать этот вид неисправностей при экспертизе и испытаниях безопасных схем железнодорожной автоматики. Особенно это касается контрольных схем и схем, выполняющих роль «последнего сторожа».

В настоящий момент многие аспекты как в теории тестирования ВЗ, так и практического применения теоретических результатов остаются нерешенными. Развитие интегральной схемотехники ставит в этой области новые задачи. Поэтому актуальными являются исследования новых направлений и методов обнаружения ВЗ, синтеза легкотесгируемых схем. Важным является получение доказательств общих тестирующих свойств различных видов тестов.

Цель исследования. Основной целью диссертационного исследования является разработка методов анализа и испытаний на защищенность устройств железнодорожной автоматики для неисправностей типа «временная задержка». В соответствии с этим, в диссертации поставлены следующие задачи:

- разработка новых методов анализа неисправностей типа ВЗ;

- определение необходимых и достаточных условий тестируемости ВЗ с помощью соседних и несоседних тестов;

- разработка алгебраических методов вычисления тестов ВЗ;

- определение отношений между неисправностями типа ВЗ в логических схемах и неисправностями контактов в эквивалентных контактных схемах;

- исследование тестируемости особых классов логических схем;

- разработав методики испытаний аппаратуры СЖАТ для временных задержек.

Методы исследования. Для решения задач, поставленных в диссертационной работе, использовались методы теории дискретных устройств, технической диагностики, теории конечных автоматов, логического и имитационного моделирования.

Достоверность научных положений обоснована теоретическими исследованиями и подтверждена экспериментальными данными, полученными в результате имитационного моделирования.

Научная новизна работы заключается в следующем:

- разработаны методы анализа и тестирования ВЗ с использованием матрицы отношений;

- предложены алгоритмы преобразования матрицы отношений и алгоритмы построения сокращенной ЭНФ для заданного теста;

- доказана полная группа теорем анализа сокращенных ЭНФ, которые определяют необходимые и достаточные условия тестируемости ВЗ;

- установлена связь между тестами ВЗ и проверяющими функциями неисправностей контактов в эквивалентных схемах;

- разработан алгебраический метод вычисления тестов ВЗ;

- предложен метод определения нетестируемых путей, который позволяет упростить процедуру построения теста схемы.

Практическая ценность. Применение методов, разработанных в диссертационной работе, позволяет решать задачи анализа логических схем на наличие неисправностей типа ВЗ и синтеза схем, в которых все такие неисправности обнаруживаются независимо от наличия в схемах других неисправностей типа ВЗ. Это позволяет повысить уровень безопасности современных СЖАТ, упростить решение задач сертификационных испытаний и экспертизы устройств и СЖАТ. Предложенный метод определения нетестируемых путей может быть применен на начальном этапе сложной процедуры тестирования логических устройств.

Реализация результатов работы. Методы и программные средства анализа логических устройств на защищенность от неисправностей типа ВЗ приняты Испытательной лабораторией средств железнодорожной автоматики и телемеханики ПГУПС к использованию при проведении сертификационных работ. Результаты, полученные в диссертации, использованы для доказательства безопасности узлов микропроцессорной автоблокировки АБ-ЧКЕ. Они также используются в учебном процессе при преподавании дисциплины «Основы технической диагностики».

Апробация работы. Основные результаты диссертационной работы докладывались и обсуждались на Всероссийской научно-технической конференции «Проблемы и перспективы развития железнодорожного транспорта» (Екатеринбург, 2003), на Всероссийской, с международным участием, научно-практической конференции ученых транспортных вузов, инженерных работников и представителей академической науки «Информационные технологии в системах управления на железнодорожном транспорте» (Хабаровск, 2004) и на заседании кафедры «Автоматика и телемеханика на железных дорогах» ПГУПС (Санкт-Петербург, 2005).

Публикации. По теме диссертационного исследования опубликовано 6 печатных работ.

Объем работы. Диссертация состоит из введения, пяти разделов, заключения, списка использованной литературы и приложений, содержит 207 с. текста, 33 таблицы, 98 рисунков. Библиография включает 112 наименований.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснованы актуальность выбранной темы, определены направления и задачи исследования.

В первом разделе диссертации рассмотрены современные методы и проблемы анализа и испытаний систем железнодорожной автоматики, в том числе с учетом неисправностей типа ВЗ. Вопросам технического диагностирования и проблемам сертификации систем и устройств ЖАТ посвящены работы отечественных ученых Алексеева В.М., Белякова И.В., Василен-

-4-

ко М.Н., Гавзова Д.В., Горелика A.B., Дмитренко И.Е., Кравцова Ю.А., Ли-сенкова В.М., Наседкина O.A., Розенберга E.H., Сапожникова В.В., Сапож-никова Вл.В., Талалаева В.И., Шапягина Д.В., Шаманова В.И. Проблемы тестирования ВЗ рассматривали зарубежные авторы Breuer MA., David R., Devadas S., Glover C.T., Hayes J.P., Mercer M.R., Pomeranz I., Pramanick A.K., Reddy S.M., Savir J.

Важнейшим мероприятием при разработке новой микроэлектронной аппаратуры СЖАТ является сертификация. Главной целью сертификационных испытаний на работоспособность и безопасность является оценка степени соответствия количественных и качественных показателей безотказности и безопасности СЖАТ требованиям, установленным в нормативной документации. Основные виды испытаний приведены на рис. 1. Дан анализ задач и способов реализации этих испытаний. В диссертации разработаны методы обнаружения неисправностей типа ВЗ, которые позволяют осуществить анализ влияния отклонений временных параметров на работоспособность и безопасность систем.

Рис. 1. Виды сертификационных испытаний СЖАТ

Создание и совершенствование микропроцессорных и компьютерных СЖАТ неразрывно связано с достижениями в области интегральной схемотехники, которая развивается быстрыми темпами. В разделе дана характеристика временных свойств современной микроэлектронной аппаратуры. Количество логических функций на микросхеме и скорость обработки элек-

-5-

трических сигналов удваиваются каждые 1,5...2 года. Современные СБИС, выполненные по технологии КМОП, на сегодняшний день содержат более 108 транзисторов в кристалле и, по оценкам специалистов, это число в ближайшее время увеличится в 10 раз. Растет тактовая частота работы микросхем и в ближайшей перспективе появление процессоров с тактовой частотой 10 ГТц (рис. 2). Дальнейшее увеличение тактовой частоты связано с проблемами внутренних соединений: скорость распространения логического сигнала через элементы становится соизмеримой со скоростью распространения по линиям связи.

Рис. 2. Тенденции роста тактовой частоты работы микросхем

Общая задержка сигналов при преобразовании информации складывается из задержек сигналов в логических элементах и времени распространения сигналов в линиях связи. Распространение логического сигнала в современных схемах с ростом частоты усложняется также из-за увеличения емкостного и индуктивного связывания, которое снижает пиковые скорости и порождает временную неопределенность и потенциальные логические ошибки. Дополнительное затухание сигналов связано с индуктивностью пучков проводов и впаев при монтаже.

Задержка появления определенного сигнала может привести к неправильной реакции системы на входное воздействие, сбою в работе, наруше-

-6-

нию условий безопасности функционирования. Поэтому испытания микроэлектронных СЖАТ на защищенность от влияния неисправностей типа ВЗ становятся необходимыми.

Во втором разделе диссертации дан анализ предложенных в литературе методов обнаружения ВЗ в логических схемах. Разработка таких методов началась в конце 80-х годов прошлого столетия. Временные нарушения в схеме могут произойти из-за неисправностей элементов или благодаря суммированию распределенных задержек вдоль пути распространения сигнала от входа схемы к ее выходу. Поэтому существуют две модели ВЗ: задержка элемента и задержка пути. Более общей является модель ВЗ пути и большинство методов базируется на этой модели. При тестировании различают ВЗ возрастающего перехода сигнала (изменение сигнала 0-»1) и убывающего перехода сигнала (изменение сигнала 1—>0).

Поиск неисправностей типа ВЗ в комбинационных схемах основан на следующих предпосылках. Для каждой схемы F существует максимально допустимое время задержки ¿с (рис. 3), которое больше, чем время прохождения сигнала по самому длинному пути в схеме (время от момента изменения входных сигналов х до момента изменения выходных сигналов у) и меньше времени полупериода изменения входного сигнала Если реальное время прохождения сигнала в каком-либо пути /г превышает допустимое, то в момент времени / = будет зафиксировано неправильное значение выхода.

Рис. 3 Временные соотношения в логической схеме

Для поиска ВЗ в комбинационной логической схеме на ее вход последовательно подаются два входных набора (вектора), называемые тестом и обозначаемые как т= (У\, У2). Первый набор У\ устанавливает необходимое значение сигнала в месте предполагаемой неисправности, второй У2 транслирует эффект от приложения первого на выход схемы. Приложение тестовых векторов должно вызвать изменение сигнала типа 0—»1 в месте неисправности для тестирования ВЗ возрастающего перехода, и изменение типа 1 ->0 для тестирования ВЗ убывающего перехода.

Выделяют четыре вида тестов ВЗ: свободные от состязаний, робаст-ные, неробастные и достоверно неробастные; а также четыре вида неисправностей: робастно тестируемые, достоверно неробастно тестируемые, слабо проверяемые и нетестируемые.

Тест т=(У\, У2) называется свободным от состязаний, если для всех элементов, входящих в чувствительный путь, выполняется условие: логический сигнал изменяется только на одном входе.

Тест т= (К], У2) называется робастным относительно некоторой неисправности, если он обнаруживает эту неисправность независимо от существования в схеме других ВЗ путей.

Свободными от состязаний и робастными тестами легче всего оперировать при анализе логических схем, поскольку они позволяют однозначно определить наличие ВЗ в схеме независимо от наличия других неисправностей этого типа. Одним из важнейших направлений в области тестирования логических схем остается разработка и совершенствование методов построения схем, где все пути тестируются такими тестами.

Тесты, не удовлетворяющие вышеуказанным условиям свободности от состязаний и робастности, называются неробастными.

Тест г = (У¡, У2) называется достоверно неробастным относительно неисправности пь если он не является робастным и выполняется условие: для любого множества неисправностей {щ, п2,..., и*}, при наличии которых в схеме тест г, не обнаруживает неисправность и(, существует последова-

тельность тестов Т={т\, ъ, ..., г*}, после приложения которых в определенном порядке все неисправности п\, «2, обнаруживаются.

Особым классом тестов ВЗ являются соседние тесты. Тест г= (Кь У2) называется соседним, если двоичные векторы У\ и Кг различаются только в одном разряде. Соседние тесты хороши тем, что имеют наибольшую вероятность быть свободными от состязаний и быть робастными тестами.

Неисправности типа ВЗ в комбинационных схемах можно классифицировать по аналогии с тестами. Такая классификация предложена на рис. 4.

Рис. 4. Классификация временных задержек

Если неисправность и, тестируется каким-либо видом теста, то она называется тестируемой. В противном случае, т. е. если ВЗ не может быть обнаружена ни одним из тестов, то она называется нетестируемой.

Тестируемые неисправности в свою очередь можно разделить на ро-бастно тестируемые и неробастно тестируемые.

Если неисправность и/ имеет достоверный неробастный тест, то она называется достоверно неробастно тестируемой. Если неисправность п, имеет только неробастные тесты, которые не являются достоверно нероба-стными, то она называется слабо проверяемой и не может быть гарантированно обнаружена.

На рис. 5 предложена классификация существующих методов обнаружения ВЗ. Большое внимание уделяется способам сокращения списка пу-

тей схемы, подлежащих тестированию.

Из проведенного в диссертации анализа следует, что тестирование ВЗ в логических схемах - новая развивающаяся отрасль технической диагностики. В настоящий момент остаются нерешенными многие аспекты как в теории тестирования ВЗ, так и практического применения теоретических результатов. Развитие интегральной схемотехники ставит в этой области новые задачи. Поэтому актуальными являются исследования новых направлений и методов обнаружения ВЗ, синтеза легкотестируемых схем. Важным является получение доказательств общих тестирующих свойств различных видов тестов.

Методы обнаружения неисправностей типа ВЗ

Построение тесто» для полного списка ВЗ

Метод построения графа состояний путей схемы

Метод нахождения универсальной группы тестов

Сокращение списка тестируемых путей

Метод поиска нетестируемых сегментов Метод поиска тестируемых групп

Метод подозрительных путей Метод фуллироеш путей

Рис. 5. Классификация методов обнаружения ВЗ

В третьем разделе диссертации разработаны матричные методы анализа неисправностей типа ВЗ в комбинационных схемах. Одним из способов задания функций алгебры логики (ФАЛ) является структурно-аналитическая запись в виде эквивалентной нормальной формы (ЭНФ). Она отражает структуру комбинационной схемы и содержит всю необходимую информацию для построения тестов относительно константных неисправностей.

В работе 1996 г. (David R. и др.) показано, что в ЭНФ содержится также информация для тестирования ВЗ. При этом введено понятие сокращенной ЭНФ и дано решение задачи для некоторых частных случаев ВЗ. Недостатком ЭНФ является сложность ее представления в аналитической форме, требующая больших объемов памяти компьютера. В данном разделе

-10-

диссертации показано, как для поставленной цели можно использовать компактную матричную форму представления ЭНФ - матрицу отношений (МО), предложенную в работе 1978 г. (Сапожников В.В. и др.). В диссертации получено общее решение задачи тестирования для всех типов ВЗ.

Для схемы (рис. б) ЭНФ задается формулой ^энф = ча,азЬ^3 уа,М>5сз \/ахЫЬ5(1} чщШ^ VаЖф&йх V

vaгb3c\d^d3v b3b¡c\c■id\v b3c\c■sd\d3 vb3b¡cíd^d}s/b3c\d\d3dsv a2a4b4C4d6V va2b4btdAV a2a4c■¡c^d6V a2b6C2diV ala4c^d2d6V a2b6dгd^y a4b2b4C4d6 V vbгb^bьd* V atb1cгc^dь V bib6C2dAV a4bJc4did6 (1)

где пути схемы обозначены следующим образом: аите^ь =аг, а«т = аъ, а46й9=а4, 61579 =Ы, ¿1589=62, ¿2579=63, ¿2589 = Ы, Ь36тд=Ь5, Ьът =6б,

С2579 = С1, С2589=с2, С4679 = СЗ, 04689=04, С?2579 = d\, ^2589=^2. dгi^fzdг, ¿3689 = ^4, ^4679=^5. ¿4689 = ¿6 .

1

Рис. б. Логическая схема

Сокращенная ЭНФ (СЭНФ) для тестовой пары (К1г У2) получается при подстановке в формулу значений переменных, которые имеют одинаковое значение в обоих векторах К) и У2. Будем называть их стабильными. Например, для соседней тестовой пары (Кь Уг) = (1010, 1011) имеем:

^сэнф = (нестабильная переменная сГ), Анализ ^сэнф позволяет опре-

-11-

делить ВЗ, которые обнаруживаются данной тестовой парой.

В диссертации предложено решать указанные задачи с помощью МО, которая для схемы на рис. 6 приведена в табл. 1. В среднем столбце матрицы указаны отношения совместимости (знак =) или несовместимости (знак <-») между путями схемы. Если число путей схемы п, то число строк МО равно и-1, поэтому сложность МО лишь линейно растет со сложностью схемы.

Таблица 1.

а\ = Ъ\

02 о Ьг

Ьг = С\

С\ = йх

Ъа <-» сг

<Н о сг

о

ь6 = й 4

аг о сз

аз ¿5

04 = с4

а* = ¿6

а\ Ьг

аг = и

Ь = аг

ь6 «4

а\ = Ъ5

аг =

0| <-> аг

Таблица 2.

й6 = «4

й6 - С4

¿5 <-> аз

¿5 Сз

¿4 = 6«

<->

й2 о ¿4

йх = Сх

йх = Ьг

а 1 = Ъх

аг Ьг

йх о ах

¿2 = аг

¿5 = ¿г

й6 о ¿4

¿3 = йх

¿4 = йг

¿2 йх

Для вычисления Т^энф необходимо трансформировать МО таким образом, чтобы максимально возможное число стабильных путей было выражено через нестабильные, и последние оказались бы в левом столбце матрицы. Возможность такого преобразования вытекает из свойств МО, а алгоритм преобразования разработан в диссертации и приведен на рис. 7. Полученную матрицу будем называть трансформированной матрицей отношений (ТМО). В табл. 2 представлен пример ТМО, полученной из МО, приведенной в табл. 1, после преобразования по переменной й.

Рис. 7 Алгоритм преобразования матрицы отношений -13-

Следующим этапом вычисления ^сэнф по МО является подстановка значений переменных в правый столбец ТМО по определенным правилам, которые определены в диссертации. Далее по ТМО вычисляется .Рсэнф по известному алгоритму. Будем называть двоичный набор разрешенным или запрещенным, если значение функции на этом наборе равно 1 или 0. Пусть сокращенная ЭНФ получена в результате подстановки значений переменных векторной пары (Кь Кг), где У\ - разрешенный или запрещенный набор, Кг - разрешенный набор. Векторная пара (Кь К2) является соседней по переменной а. Если сокращенная ЭНФ равна константе, то векторная пара (У\, К2) не является тестом. Метод анализа сокращенной ЭНФ, которая не равна константе, заключается в подстановке в формулу Рсэнф значения переменной а, которое она имеет в наборе Уг.

В диссертации для анализа .Рсэнф доказаны теоремы, составляющие полную группу и позволяющие осуществить анализ любой сокращенной ЭНФ при обнаружении неисправностей типа ВЗ.

Теорема 1. Если при подстановке значения переменной а в сокращенную ЭНФ все ее конъюнкции равны 1 и содержат одну и ту же букву аь то векторная пара (У,, У2) есть робастный тест для неисправности а°\

Теорема 2. Если при подстановке значения переменной а в сокращенную ЭНФ существуют хотя бы две конъюнкции, которые равны 1 и не содержат одну и ту же букву ЭНФ, то векторная пара (Кь К2) не является тестом.

Теорема 3. Пусть при подстановке значения переменной а в сокращенную ЭНФ все конъюнкции, которые равны 1, содержат одну и ту же букву о, и существуют другие произвольные конъюнкции не равные 1. Тогда:

1) если в каждой конъюнкции, которая не равна 1 и не содержит букву а„ существует хотя бы одна буква ц такая, что в двоичном наборе Уг ц =0 и неисправность а/й является робастно или достоверно неробастно тестируемой, то неисправность а,01 является достоверно неробастно тестируемой на векторной паре (К), К2);

2) в противном случае неисправность а,01 является слабо тестируемой на

-14-

векторной паре (Кь У2).

Аналогичные теоремы существуют относительно сокращенной обратной ЭНФ (ОЭНФ).

Теоремы анализа сокращенных ЭНФ для соседних тестов естественным образом могут быть обобщены на несоседние тесты, поскольку при формулировке и доказательстве теорем 1...3 нигде не накладываются ограничения, что векторные пары (Уи У2) являются соседними. Кроме того, условия этих теорем являются не только достаточными, но и необходимыми. Необходимость следует из того, что эти теоремы охватывают все возможные случаи получения сокращенных ЭНФ, т.е. составляют полную группу событий.

Результаты анализа соседних и несоседних тестов, проведенного в диссертации, позволяют сделать выводы:

- с ростом числа изменяющихся разрядов способность тестовых векторов выявлять ВЗ резко падает;

- неисправности, нетестируемые соседними тестами, не тестируются и несоседними.

- соседние тесты имеют наибольшую вероятность быть робастными.

В четвертом разделе диссертации выполнено исследование отношений между ВЗ в логических схемах и отказами контактов в контактных схемах. Комбинационной схеме на логических элементах соответствует структурно эквивалентная ей контактная схема. Эти схемы описываются одинаковыми ЭНФ, причем каждому пути в комбинационной схеме соответствует контакт в контактной схеме. По этой причине существует соответствие между отказами контактов и неисправностями типа ВЗ путей. Тестовая пара (Кь У2) для неисправности а]° (неисправности о,01) должна удовлетворять двум условиям:

1) набор У1 обеспечивает на линии а логический сигнал 1 (сигнал 0);

2) набор У2 обеспечивает на линии а логический сигнал 0 (сигнал 1) и создает чувствительный путь а, от полюса а до выхода схемы.

Указанные условия задаются двумя импликациями соответственно

-15-

для неисправности а(10 и

(з)

--оа,

для неисправности а,01.

Производная ^ определяет существование чувствительного пути а,.

Формулы, составляющие правые части импликаций (2) и (3), равны проверяющим функциям неисправностей «константа 0» и «константа 1» буквы ЭНФ а, или контакта а, в эквивалентной контактной схеме. Таким образом, результаты расчета тестов для контактных схем действительно могут быть использованы для расчета тестов ВЗ.

Известны формулы для расчета проверяющих функций неисправностей контактов (букв ЭНФ). Для неисправностей «константа 0» и «константа 1» контакта а, (неисправности а} и а,0) проверяющие функции рассчитываются по формулам:

Ф(а<1)=(Уг;()(\/7;,); (4)

реР, * чей,

<р(я?муХ)(УТр1), (5)

где Р1 (QI)- множество номеровр (номеров <?) конъюнкций ЭНФ (ОЭНФ), содержащих букву а,; Тр1 (ТЧ1) - функция, реализуемая конъюнкцией ЭНФ (ОЭНФ) с

номером р е Р1 е £3,);Тр1 (Г?1) — функция, реализуемая конъюнкцией ЭНФ (ОЭНФ) с номером реР, е£>() в результате приравнивания 1 в ней буквы а,.

Существует алгоритм вычисления выражений (4) и (5) по матрице отношений между контактами. Он может быть использован для вычисления тестов ВЗ.

Таким образом, алгебраический метод вычисления тестов для ВЗ состоит в использовании импликаций:

для неисправности я'0

У,-* а,, У2^(\?Х)(УТ,), (6)

реР, г Чеа

для неисправности а?1

К, а<, К2 ( V Г*)( V Т ) (7)

Из указанных свойств неисправностей контактов и ВЗ следует

Теорема 4. Временная задержка пути а'0 (а,01) не тестируется, если и только если неисправность контакта а- (а,0) в эквивалентной контактной схеме не тестируется.

Из теоремы 4 вытекает важное следствие

Следствие 1. Если комбинационная схема не имеет избыточных букв ЭНФ, то все ее временные задержки тестируются.

Отсутствие нетестируемых ВЗ исключает их накопление, что особенно важно в схемах, выполняющих ответственные функции. В диссертации приведен алгоритм преобразования комбинационной схемы к виду, не содержащему нетестируемых ВЗ. Его содержание состоит в том, что для данной комбинационной схемы строится структурно эквивалентная контактная схема. Для нее по матрице отношений вычисляются проверяющие функции неисправностей контактов. Составляется список избыточных контактов и из схемы исключается любой из них. Осуществляется преобразование матрицы отношений и процесс повторяется до тех пор, пока не будет получена контактная схема без избыточных контактов. По этой схеме строится структурно эквивалентная комбинационная схема.

Другим важным следствием из теоремы 4 является

Следствие 2. Если комбинационная схема построена в соответствии с минимальной дизъюнктивной нормальной формой или с ее скобочной формой, то все ее ВЗ тестируются.

Данный вывод указывает простой путь построения схем с отсутствием необнаруживаемых ВЗ.

Далее в диссертации установлена связь между тестами ВЗ и прове-

ряющими функциями неисправностей контактов в эквивалентных схемах. Предложено начинать вычисление тестов с поиска робастных тестов на основе следующей теоремы.

Теорема 5. Если соседние по переменной а наборы У\ и У2 образуют робастные тесты (Уи У2) и (У2, У,) для временных задержек а10 и о01, то наборы У\ и У2 входят в проверяющие функции неисправностей контакта а, т.

Теорема, обратная теореме 5, не имеет места, но имеет место более слабый результат:

Теорема 6. Если соседние по переменной а наборы У1 и У2 входят в проверяющие функции неисправностей контакта а, т. е. У2 -»■<р(а[), то наборы У\ и У2 образуют робастные или неробастные тесты (Уи У2) и (У2, У\) для временных задержек а10 и а01.

В то же время имеет место следующее утверждение

Утверждение 1. Векторная пара (У\, У2) может являться робастным тестом для временной задержки а}0 (а,01), если набор У\ не обнаруживает неисправность контакта а(а}).

На основе теорем 4...6 и утверждения 1 в диссертации предложен алгоритм вычисления робастного теста для неисправности а/0 (а/").

Результатом предыдущих рассуждений является вывод, что если некоторая схема является легко-контролируемой относительно константных неисправностей букв ЭНФ (контактов), то она должна являться легко-контролируемой и относительно ВЗ. Поэтому в диссертации рассмотрены несколько видов схем, реализующих особенные классы булевых функций, которые часто используются на практике.

Известно, что наиболее просто и стандартным способом определяется тест для константных неисправностей бесповторных логических схем. Для них существует минимальный проверяющий тест длиной не более 2я, где п - число путей схемы, которое совпадает с числом переменных. Очевидно, в бесповторной схеме для каждого проверяющего набора из функции <р(а1)

-18-

имеется соответствующий ему соседний по переменной а проверяющий набор из функции <р(ай). Поэтому имеет место

Свойство 1. В бесповторной схеме, если для пути а У1 -^<р(а1), У2 <р{ай) и наборы У\ и У2 являются соседними, то тесты (Уи У2) и (У2, У{) есть робастные тесты для неисправностей а10 и а01.

Из свойства 1 вытекает

Свойство 2. Для бесповторной схемы существует минимальный проверяющий робастный тест длиной 2и.

Монотонные функции являются легко-контролируемыми. Набор К, называется минимальным, если /(Р,) = 1 и для всех Уу< V, имеет место f^yJ) = 0. Множество минимальных наборов обозначается 5,. Набор У, называется максимальным, если /(У,)=0 и для всех < К, имеет место /(У;) = 1. Множество максимальных наборов обозначается 50. Множества 5, и полностью определяют монотонную функцию, т. к. существует взаимно-однозначное соответствие между конъюнкциями МДНФ функции / и наборами из множества 5, и между конъюнкциями МДНФ функции / и наборами из множества 50. Множество наборов 5,и£0 составляет одиночный проверяющий тест монотонной схемы.

Свойство 3. Если ЭНФ монотонной схемы совпадает с МДНФ функции /(а,,а2,...,а„), реализуемой этой схемой, то для каждого пути а, в схеме существуют соседние по переменной а робастные тесты (Уи У2) и (У2, У{), обнаруживающие неисправности а,01 и а]0, где У2 - набор из множества 5,.

Линейные схемы, широко используемые в дискретных системах и системах передачи информации, являются одними из самых легко-контролируемых относительно константных неисправностей. Одиночный тест линейной схемы содержит четыре набора независимо от числа переменных и, а полный тест - п+2 набора.

Анализ линейных схем, проведенный в диссертации, позволил обнаружить

Свойство 4. Минимальное число соседних робастных тестов для обнаружения временных задержек путей в линейной схеме равно 3-2" - 4.

Из свойства 4 следует, что в отличие от константных неисправностей, для ВЗ линейная схема не является легко-контролируемой. Она требует для своей проверки большое число тестов, равное числу путей. Однако эти тесты легко строятся.

В диссертационном исследовании также показано, что сравнение двух форм записи одной и той же булевой функции ЭНФ и минимизированной ЭНФ (МЭНФ) позволяет сделать вывод о тестируемости отдельных путей схемы. Предложенный метод весьма прост и может применяться при тестировании ВЗ, например, на начальной стадии сложной процедуры тестирования для определения нетестируемых путей.

Запись ФАЛ в виде ЭНФ (например, выражение (1)) обладает большой избыточностью. Преобразуя выражение (1), можно получить минимизированную ЭНФ (МЭНФ), имеющую вид

^мэнф У6365С1СЗЙ?1 уа462с2с4й?б (8)

Ненулевые конъюнкции из выражения (1), вошедшие в выражение (8) назовем сильными, в отличие от ненулевых конъюнкций, не вошедших в это выражение, которые назовем слабыми. В диссертации доказаны следующие утверждения

Утверждение 2. Если путь а, не входит ни в одну сильную конъюнкцию -РЭНФ (^оэнф )>то временная задержка пути а,01 (а,10) не тестируется.

Утверждение 3. Если путь а, входит хотя бы в одну сильную конъюнкцию РЭНФ (/Г0ЭНФ), то временная задержка а,01 (а/0) тестируется каким-либо видом теста.

На утверждениях 2 и 3 основан метод поиска нетестируемых путей комбинационной схемы, алгоритм которого представлен на рис. 8.

Пятый раздел диссертации посвящен разработке методики испытаний аппаратуры СЖАТ для ВЗ. Для целей испытаний применен комплекс программных средств, разработанный на кафедре «Автоматика и телемеха-

ника на железных дорогах» ПГУПС и первоначально предназначенный для моделирования работы самопроверяемых парафазных схем. Основу комплекса составляют две взаимодействующие программы: программа создания модели объекта с необходимыми временными параметрами и входными воздействиями и программа реализации процесса моделирования с заданными условиями эксперимента.

Рис. 8. Алгоритм поиска нетестируемых путей

Неисправности типа ВЗ при моделировании задаются углом наклона переднего и заднего фронтов импульса. Графически параметры сигналов приведены на рис. 9. Здесь гэ - время, необходимой для достижения порога срабатывания элемента (С/СР), другими словами - ВЗ, вносимая в схему одним элементом; /Ср - полное время срабатывания элемента (достижения

-21 -

единичного уровня 11\)\ а - угол наклона фронта импульса. Изменяя угол а можно формировать различные ВЗ. Кроме того, при моделировании неисправности «задержка пути» в некоторые узлы схемы могут быть введены вспомогательные элементы-повторители.

их иа о

¡СР.

■Г

Ж

Та

£ /

'э>

Рис. 9. Временные параметры моделируемых сигналов

При моделировании комбинационных схем предложено использовать графическую интерпретацию ЭНФ функции - эквивалентное дерево, в котором каждому пути в схеме соответствует отдельное графическое отображение.' Методика моделирования схем с памятью рассмотрена на примере самопроверяемых парафазных триггеров. Испытания триггеров показали, что они блокируются в защитном состоянии не только при возникновении константных неисправностей, но и при возникновении ВЗ. Это важное свойство можно использовать при построении безопасных схем контроля.

В диссертационной работе был проведен анализ работы узлов микропроцессорной системы числовой кодовой автоблокировки АБ-ЧКЕ, которая находилась на сертификационных испытаниях в Испытательной лаборатории средств железнодорожной автоматики и телемеханики ПГУПС. Моделировались константные неисправности и неисправности типа ВЗ всех входов всех элементов схемы, для которых по алгоритму работы узла это имеет смысл. Анализ результатов моделирования подтверждает вывод, сделанный

-22-

в четвертой части диссертации, о взаимосвязи между константными неисправностями и отказами типа ВЗ. Кроме того, моделирование показало, что схемы АБ-ЧКЕ защищены от последствий как константных неисправностей, так и отказов типа ВЗ, при возникновении которых они переходят в защитное состояние, фиксируемое программным путем.

ЗАКЛЮЧЕНИЕ

В диссертации получены следующие основные результаты и выводы:

1. Современное развитие СЖАТ характеризуется широким использованием для их построения микроэлектронной элементной базы, которая динамично развивается в направлении увеличения степени интеграции и тактовой частоты работы микросхем.

2. При тестовых и сертификационных испытаниях микроэлектронных систем становится актуальным учет влияний на их работу неисправностей типа ВЗ, поскольку при современном развитии микроэлектроники задержка распространения сигнала по линиям связи становится соизмеримой со временем срабатывания логического элемента.

3. Актуальной является разработка новых методов анализа и тестирования ВЗ. Матрица отношений является экономичной формой записи структуры логической схемы, удобной для анализа тестирующих способностей тестов ВЗ. Разработаны матричные методы анализа и тестирования ВЗ.

4. Предложены алгоритмы преобразования матрицы отношений и алгоритмы построения сокращенной ЭНФ для заданного теста по трансформированной матрице отношений.

5. Доказана полная группа теорем анализа сокращенных ЭНФ при обнаружении неисправностей типа ВЗ, которые определяют необходимые и достаточные условия тестируемости ВЗ.

6. Установлена связь между тестами ВЗ и проверяющими функциями неисправностей контактов в эквивалентных схемах. Разработан алгебраический метод вычисления тестов ВЗ, основанный на этой связи.

7. Определены свойства тестируемости ВЗ для особых классов схем (бесповторных, монотонных, линейных), широко используемых на практике, в том числе при построении СЖАТ.

8. Предложен метод определения нетестируемых путей, основанный на анализе минимизированной ЭНФ, который позволяет упростить процедуру построения теста схемы.

9. Разработана методика испытаний логических устройств для неисправностей типа ВЗ при их машинном моделировании. Определены способы введения ВЗ в модель логической схемы. Показано, что при моделировании ВЗ путей целесообразно осуществлять преобразование комбинационной схемы в эквивалентное дерево.

10. Моделирование самопроверяемых парафазных триггерных устройств показало их способность обнаруживать не только константные неисправности, но и отказы типа ВЗ, что можно использовать при построении безопасных схем контроля СЖАТ.

11. Выполнено моделирование ВЗ отдельных узлов аппаратуры микропроцессорной системы автоблокировки АБ-ЧКЕ в рамках проведения сертификационных работ. Установлена защищенность узлов АБ-ЧКЕ как от константных неисправностей, так и от неисправностей типа ВЗ.

Основные результаты диссертации опубликованы в следующих работах:

1. Лыков А. А. Об определении тестируемости временных задержек в комбинационной схеме // Проблемы разработки, внедрения и эксплуатации микроэлектронных систем железнодорожной автоматики и телемеханики / Сборник научных трудов. ПГУПС, 2005. -с. 50-56.

2. Лыков А. А. О вычислении тестов для временных задержек // Разработка и эксплуатация новых устройств и систем железнодорожной автоматики и телемеханики / Сборник научных трудов. ПГУПС, 2004. -с. 14-16.

3. Лыков А. А. О построении комбинационных схем с обнаружением временных задержек. // Информационные технологии в системах управления на железнодорожном транспорте: Труды Всероссийской, с международным участием, научно-практической конференции ученых транспортных вузов, инженерных работников и представителей академической науки. (Хабаровск, 25-26 марта 2004 г.) / Хабаровск: Изд-во ДВГУПС, 2004. -с. 16-21.

4. Сапожников В. В., Сапожников Вл. В., Лыков А. А. Анализ сокращенной эквивалентной формы для обнаружения неисправностей типа «временная задержка». // Проблемы управления эксплуатационной работой на железнодорожном транспорте; развитие телекоммуникаций и информатизации / Материалы науч.-технич. конф., посвященной 125-летию Свердловской железной дороги. - В 3-х т. -Т.2. -Екатеринбург: Изд-во УрГУПС, 2003. -с. 61-453.

5. Сапожников В. В., Сапожников Вл. В., Лыков А. А. Вычисление тестов для неисправностей типа «временная задержка» по эквивалентной нормальной форме, // Известия Петербургского государственного университета путей сообщения. - СПб.: ПГУПС, 2004. - Вып. 2. -с. 78-84.

6. Сапожников В. В., Сапожников Вл. В., Лыков А. А. Теоремы анализа для обнаружения неисправностей типа «временная задержка» // Электронное моделирование / Международный научно-теоретический журнал №3, Киев, том 26,2004. -с. 83-93.

Подписано к печати 21.02.0бг. Печл.- 1,5

Печать - ризография. Бумага для множит, апп. Формат 60x84 1\16

---Тираж ЮОэкз. Заказ гау _

СР ПГУПС 190031, С-Пегербург, Московский пр. 9-

1

»

4&P6J-fS90

Список используемых сокращений

Введение

1. Современные методы анализа и испытаний СЖАТ

1.1. Задачи анализа и испытаний СЖАТ

1.2. Характеристика временных свойств современной микроэлектронной аппаратуры

1.3. Сертификационные испытания СЖАТ

1.4. Выводы

2. Методы обнаружения временных задержек

2.1. Модели временных задержек в логических схемах

2.2. Виды тестов временных задержек

2.3. Способы тестирования и обнаружения временных задержек

2.4. Выводы и постановка задачи диссертации

3. Матричные методы анализа неисправностей типа «временная задержка»

3.1. Матричные модели логических схем

3.2. Алгоритмы преобразования МО

3.3. Алгоритмы построения сокращенной ЭНФ для соседних тестов

3.3.1. Правила подстановки значений в ТМО

3.3.2. Вычисление сокращенной ЭНФ по ТМО

3.4. Теоремы анализа сокращенных ЭНФ

3.5. Теоремы анализа сокращенных ЭНФ для несоседних тестов

3.6. Анализ несоседних тестов

3.7. Выводы

4. Исследование отношений между временными задержками и отказами в контактных схемах 106 4.1. Алгебраический метод вычисления тестов для временных задержек

4.2. Вычисление тестов для временных задержек через тесты для контактных схем

4.3. Тесты временных задержек для особенных классов схем

4.3.1. Бесповторные схемы

4.3.2. Монотонные схемы

4.3.3. Линейные схемы

4.4. Метод определения тестируемости временных задержек в комбинационной схеме

4.5. Выводы 140 5. Методика испытаний аппаратуры СЖАТ для временных задержек

5.1. Методы контроля и измерения параметров электронной аппаратуры СЖАТ

5.2. Способы введения временных задержек в модель логической схемы

5.3. Моделирование схем, преобразованных в эквивалентное дерево

5.4. Моделирование задержек в триггерных схемах

5.5. Моделирование узлов АБ-ЧКЕ

5.6. Выводы 176 Заключение 182 Список литературы 183 Приложение А. Этапы трансформирования МО по алгоритму 3.1 196 Приложение Б. Результаты трансформирования МО 200 Приложение В. Моделирование временных задержек в комбинационной схеме

В последние годы на железнодорожном транспорте России происходит масштабное перевооружение хозяйства СЦБ современными системами и устройствами автоматики и телемеханики. Руководством ОАО «РЖД» и департамента СЦБ поставлена задача широкого внедрения на сети дорог микропроцессорных и компьютерных систем управления и контроля за движением поездов. Такого рода устройства позволят повысить пропускную способность различных устройств железнодорожного транспорта, оптимизировать процесс технического обслуживания устройств, снизить затраты на капитальное строительство и эксплуатационные расходы.

Стремительное развитие микропроцессорных и компьютерных систем железнодорожной автоматики и телемеханики обусловлено достижениями отечественных инженеров-создателей таких систем, базирующимися на успехах современной микроэлектроники - бурно развивающейся отрасли мировой науки и техники.

Подмечено, что для нормального развития отрасли полупроводниковых устройств количество логических функций на микросхеме удваивается каждые 1,5.2 года. При этом скорость обработки электрических сигналов удваивается каждые 1,5. .2 года.

Современные микросхемы содержат более 108 транзисторов в кристалле и, по оценкам специалистов, это число в ближайшее время увеличится в 10 раз. Уже появились процессоры с тактовой частотой 4,4 ГГц. В ближайшей перспективе появление процессоров с тактовой частотой 10 ГГц. Дальнейшее увеличение тактовой частоты связано с проблемами внутренних соединений: скорость распространения логического сигнала через элементы становится соизмеримой со скоростью распространения по линиям связи.

Таким образом, дальнейшее развитие современной микроэлектроники характеризуется:

-постоянным увеличением тактовой частоты работы устройств - числом выполняемых элементарных операций за единицу времени;

- постоянным уменьшением размеров отдельных элементов.

Все это порождает зависимость нормальной работы устройств от скорости распространения сигналов между отдельными элементами или частями схем.

С увеличением быстродействия схем и тактовой частоты их работы становится более вероятным влияние временных отклонений на правильную работу аппаратуры. Наряду с константными неисправностями в микроэлектронных логических схемах могут возникать неисправности типа «временная задержка» (ВЗ) распространения логического сигнала, обнаружение которых является важной областью в тестировании микроэлектронных схем. Особенностью ВЗ по сравнению с другими видами отказов является то, что они не нарушают логическую структуру схемы и в то же время приводят к ошибочным результатам вычислений.

Как и в случае «традиционных» отказов такие ошибочные результаты вычислений могут приводить к нарушениям нормальной работы отдельных устройств или систем в целом, и, как следствие, к задержкам в графике движения поездов, уменьшению пропускной способности, сбоям в технологическом процессе работы железнодорожного транспорта. В отдельных случаях нарушения работы устройств автоматики могут приводить к опасным отказам.

Отсюда следует необходимость диагностики отказов типа ВЗ. Тестирование ВЗ в логических схемах - новая развивающаяся отрасль технической диагностики. В настоящий момент остаются нерешенными многие аспекты как в теории тестирования ВЗ, так и практического применения теоретических результатов. Развитие интегральной схемотехники ставит в этой области новые задачи. Поэтому актуальными являются исследования новых направлений и методов обнаружения ВЗ, синтеза легкотестируемых схем. Важным является получение доказательств общих тестирующих свойств различных видов тестов.

Анализ логических схем с точки зрения временных нарушений является также важным элементом тестирования и сертификационных испытаний схем железнодорожной автоматики, поскольку ВЗ в работе аппаратуры могут приводить к искажениям вычислительных и логических процедур с нарушением безопасности.

Решение обозначенных проблем позволит создавать и производить устройства и системы железнодорожной автоматики, защищенные от опасного воздействия неисправностей типа ВЗ, что, в свою очередь, должно плодотворно сказаться на их безопасности и безотказности.

5.6 Выводы

1. Предложен способ введения временных задержек в логические устройства при их машинном моделировании.

2. Показано, что при моделировании ВЗ путей целесообразно осуществлять преобразование комбинационной схемы в эквивалентное дерево.

3. Моделирование самопроверяемых парафазных триггерных устройств показало их способность обнаруживать не только константные неисправности, но и отказы типа ВЗ.

4. Моделирование отдельных узлов аппаратуры автоблокировки АБ-ЧКЕ подтвердило их защищенность от отказов типа ВЗ.

ВхсКС

WR RG

RS RG

Q DDI.2 1

EL.l

010102001001000401020201100200040000050130020110020000010002011100000401000202310102020202

010202300100070000010011013002010200000101010201020200010100000101010200010000

ВхсКС

WR RG

RSRG

SDD1.1

CDD1.1

CDD1.2

JDD1.2 ■ К DDI.2 1

13

1 П П E

1

1 >' Г

• Ч

ВхсКС

WRRG

RSRG

SDD1.1

- С DD1.1

-о Ю

С DDI.2

J DDI.2 К DDI.2

QDD1.2

И=2ГТ

К-sH Л

1 п п 1

Г.

000202310101020002000000000201100202010132010902010501000201000101080200020200

Заключение

По результатам проведенных в диссертации исследований можно сделать следующие основные выводы.

1. Современное развитие СЖАТ характеризуется широким использованием для их построения микроэлектронной элементной базы.

2. При тестовых и сертификационных испытаниях микроэлектронных систем становится актуальным учет влияний на их работу неисправностей типа ВЗ.

3. Актуальной является разработка новых методов анализа и тестирования ВЗ. Разработаны методы анализа и тестирования ВЗ с использованием матрицы отношений.

4. Предложены алгоритмы преобразования матрицы отношений и алгоритмы построения сокращенной ЭНФ для заданного теста.

5. Доказана полная группа теорем анализа сокращенных ЭНФ, которые определяют необходимые и достаточные условия тестируемости ВЗ.

6. Разработан алгебраический метод вычисления тестов ВЗ.

7. Установлена связь между тестами ВЗ и проверяющими функциями неисправностей контактов в эквивалентных схемах.

8. Определены свойства тестируемости ВЗ для особых классов схем, широко используемых на практике (бесповторных, монотонных, линейных).

9. Предложен метод определения нетестируемых путей, который позволяет упростить процедуру построения теста схемы.

10. Разработана методика испытаний логических устройств для неисправностей типа ВЗ при их машинном моделировании.

11. Выполнено моделирование неисправностей ВЗ отдельных узлов аппаратуры системы автоблокировки АБ-ЧКЕ в рамках проведения сертификационных работ.

1. 2001: Направления развития полупроводниковых технологий. Алан А., Эденфелд Д., Джойнер У., Канг Э., Роджерс М., Зориан Й. // Открытые системы, №4,2002. С. 16 26.

2. Армстронг Дж. Р. Моделирование цифровых систем на языке VHDL: Пер. с англ. / М.: Мир, 1992.- 175 с.

3. Борисенко JI. И. Исследование возможности применения интегральных микросхем в устройствах железнодорожной автоматики и телемеханики. / Дисс. на соискание ученой степени канд. техн. наук. Л.: 1975.

4. Бубенников А. Н., Бубенников А. А. Тенденции развития конкурентоспособных кремниевых КМОП-, биполярных и БИКМОП-СБИС ч.1 // Зарубежная радиоэлектроника, 1993, №1, С. 3-18.

5. Бубенников А. Н., Бубенников А. А. Тенденции развития конкурентоспособных кремниевых КМОП-, биполярных и БИКМОП-СБИС ч.2 // Зарубежная радиоэлектроника, 1994, №2, С. 7-33.

6. Бубенников А. Н., Бубенников А. А. Технологические проблемы создания субмикронных нейрочипов и нейросистем на пластинах // Инженерное образование, № 10, 2004, С.

7. Бубенников А. Н., Бубенников А. А., Соловьев А. А. Основы и особенности гибких ультрачистых производств субмикронных УБИС с индивидуальной обработкой пластин // Зарубежная радиоэлектроника, 1996, №6. С. 43-55.

8. Василенко М. Н., Культин В. Б., Расстегаев С. Н. Электронное моделирование при помощи пакета программ Electronics Workbench: Учебное пособие СПб.: ПГУПС, 2003. - 50 с.

9. Василенко М. Н., Культин В. Б., Соколов М. Б. Анализ переходных процессов в электромагнитном реле // Вестник Петербургского государственного университета путей сообщения. СПб.: ПГУПС МПС России, 2004. -Вып. 2, с. 110-113.

10. Василенко М. Н., Прокофьев А. А., Сапожников В. В., Сапожников Вл. В. Алгоритм построения эквивалентной нормальной формы. Автоматика и телемеханика, 1976. № 10. с. 168-173.

11. Гавзов Д. В. Методика определения норм надежности микропроцессорных систем автоматики и телемеханики // Микропроцессорные системы на железнодорожном транспорте. Сб. науч. тр. ЛИИЖТ. Л., 1991, с. 15-19.

12. Гольдман Р. С., Чипулис В. П. Техническая диагностика цифровых устройств. М.: Энергия, 1976. 224 с.

13. ГОСТ 18683.0-83. Микросхемы интегральные цифровые. Общие требования при измерении электрических параметров.

14. ГОСТ 18683.1-83. Микросхемы интегральные цифровые. Методы измерения статических электрических параметров.

15. ГОСТ 18683.2-83. Микросхемы интегральные цифровые. Методы измерения динамических электрических параметров.

16. ГОСТ 19480-89. Микросхемы интегральные. Термины, определения и буквенные обозначения электрических параметров.

17. ГОСТ 28198-89. Основные методы испытаний на воздействие внешних факторов. Часть 1. Общие положения и руководство.

18. ГОСТ Р 50656-2001. Совместимость технических средств электромагнитная. Технические средства железнодорожной автоматики и телемеханики. Требования и методы испытаний.

19. ГОСТ Р 51317.2.5-2000. Совместимость технических средств электромагнитная. Электромагнитная обстановка. Классификация электромагнитных помех в местах размещения технических средств.

20. ГОСТ Р 51317.4.1-2000. Совместимость технических средств электромагнитная. Испытания на помехоустойчивость. Виды испытаний.

21. Дрейман О. К. Помехоустойчивость методов передачи информации в телемеханических устройствах электрической централизации. Автореф. дисс. на соискание ученой степени канд. техн. наук. JL: ЛИИЖТ, 1970. 24 с.

22. Закревский А. Д. Алгоритмы синтеза дискретных автоматов. М.: Наука, 1971.-512 с.

23. Инструкция по движению поездов и маневровой работе на железных дорогах Российской Федерации (ЦЩ206). М.: РСО «Техинформ», 1999. - 279 с.

24. Инструкция по сигнализации на железных дорогах Российской Федерации (ЦРБ/757). М.: ЦВНТТ «Транспорт», 2000. - 128 с.

25. Кононов В. А., Лыков А. А., Никитин А. Б. Основы проектирования электрической централизации промежуточных станций: Учеб. пособие для вузов ж.-д. трансп. / Под ред. В. А. Кононова М.: УМК МПС России, 2002 -316с.

26. Кононов В. А. Минимизация логических функций модифицированным методом Квайна Мак-Класки: методические указания. - СПб.: ПИИТ, 1992, Юс.

27. Королев А. И. К вопросу оценки надежности систем, обеспечивающих безопасность движения поездов. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 312, 1970, С. 223-231.

28. Королев А. И. Методика выбора критериев надежности элементов систем железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 312, 1970, С. 232-255.

29. Костроминов А. М. Защита устройств железнодорожной автоматики и телемеханики от помех. 2-е изд., стереотип. - М.: Транспорт, 1997. - 192 с.

30. Кристовский Г. В., Погребной Ю. Л. Методика разработки КМОП БИС с малыми логическими перепадами // Зарубежная радиоэлектроника. Успехи современной радиоэлектроники, №7, 2002. С. 25 35.

31. Лопуха А. Л. Схемы включения исполнительных элементов в электронной централизации. Труды ЛИИЖТа, «Новые элементы и системы железнодорожной автоматики и телемеханики», вып. 367, 1973, С. 89-94.

32. Лыков А. А. О вычислении тестов для временных задержек // Разработка и эксплуатация новых устройств и систем железнодорожной автоматики и телемеханики / Сборник научных докладов. Под ред. проф. Вл. В. Сапож-никова, ПГУПС, 2004. -с. 14-16.

33. Методы построения безопасных микроэлектронных систем железнодорожной автоматики / В. В. Сапожников, Вл. В. Сапожников, X. А. Христов, Д. В. Гавзов; Под ред. Вл. В. Сапожникова. М.: Транспорт. 1995.-272 с.

34. Моньяков Н. В. Об оценке надежности устройств железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 13-19.

35. Нормы технологического проектирования устройств автоматики и телемеханики на федеральном железнодорожном транспорте (НТП СЦБ/МПС-99). СПб: ГУП Гипротранссигналсвязь, 1999. 76 с.

36. Овчаренко М. В. Самопроверяемые дискретные устройства железнодорожной автоматики и телемеханики. Синтез, моделирование, применение. / Дисс. на соискание ученой степени канд. техн. наук. Л.: 1990.

37. Основы технической диагностики. В 2-х книгах. Кн. I. Модели объектов, методы и алгоритмы диагноза. / В. В. Карибский, П. П. Пархоменко, Е. С. Согомонян, В. Ф. Халчев; Под ред. П. П. Пархоменко. М.: Энергия, 1976. 464 с.

38. ОСТ 32.146-2000. Аппаратура железнодорожной автоматики, телемеханики и связи. Общие технические условия. М.: ВНИИАС МПС России, 2000, 162 с.

39. ОСТ 32.17-92. Основные понятия. Термины и определения. СПб.: ПИИТ, 1992.-33 с.

40. Патридж Дж., Хэнли Л., Холл Е. Надежность интегральных схем, применяемых в системах. / Микроэлектроника и большие системы. М.: Мир, 1967, С. 91-118.

41. Переборов А. С., Дрейман О. К. О применении струйных элементов в устройствах железнодорожной автоматики. Труды ЛИИЖТа, вып. 256, 1967, С. 24-29.

42. Переборов А. С., Сапожников В. В., Культин В. Б. Применение тиристоров в бесконтактном маршрутном наборе. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 3-13.

43. Полупроводниковые приборы: Диоды, тиристоры, оптоэлектронные приборы. Справочник / А. В. Баюков, А. Б. Гитцевич, А. А. Зайцев и др.; Под общ. ред. Н. Н. Горюнова. М.: Энергоиздат, 1982. - 744 с.

44. Правила технической эксплуатации железных дорог Российской Федерации (ЦРБ/756). М.: РСО «Техинформ», 2000. - 192 с.

45. РД 32 ЦШ 115842.01-93. Безопасность железнодорожной автоматики и телемеханики. Методы испытаний на безопасность. СПб.: ПГУПС, 1993, 9 с.

46. РД 32 ЦШ 115842.05-95. Безопасность железнодорожной автоматики и телемеханики. Общие требования к программам и методикам испытаний на электромагнитную совместимость в отношении показателей безопасности. СПб.: ПГУПС, 1995, 14 с.

47. Сапожников В. В. Об отношениях между неисправностями в комбинационных логических схемах // Автоматика и телемеханика, 1978. № I.e. 167171.

48. Сапожников В. В., Кравцов Ю. А., Сапожников Вл. В. Теория дискретных устройств железнодорожной автоматики, телемеханики и связи: учеб. для вузов ж. д. трансп./ Под ред. В. В. Сапожникова, 2-е изд., перераб. и доп. -М.: УМК МПС России, 2001.-312 с.

49. Сапожников В. В., Сапожников Вл. В, Шаманов В. И. Надежность систем железнодорожной автоматики, телемеханики и связи: Учебное пособие для вузов ж. д. трансп./ Под ред. Вл. В. Сапожникова. М.: Маршрут, 2003. -263 с.

50. Сапожников В. В., Сапожников Вл. В. Основы технической диагностики: Учебное пособие для студентов вузов ж. д. транспорта. М.: Маршрут, 2004. -318с.

51. Сапожников В. В., Сапожников Вл. В. Самопроверяемые дискретные устройства. СПб: Энергоатомиздат, Санкт-Петербургское отд-ние, 1992. 224 с.

52. Сапожников В. В., Сапожников Вл. В., Лыков А. А. Теоремы анализа для обнаружения неисправностей типа «временная задержка» // Электронное моделирование / Международный научно-теоретический журнал №3, Киев, том 26, 2004. -с. 83-93.

53. Сапожников В. В., Сапожников Вл. В., Шумаков В. М. О контроле контактных схем. Автоматика и телемеханика, 1978. № 1. с. 175-182.

54. Сапожников Вл. В. Разработка методов технической диагностики и методов синтеза контролепригодных дискретных систем железнодорожной автоматики и телемеханики. \ Дисс. на соискание ученой степени докт. техн. наук. Л.: 1983.

55. Сапожников Вл. В. Контроль линейных комбинационных схем. Кибернетика, 1979, №3, с.44-47.

56. Сертификация и доказательство безопасности систем железнодорожной автоматики / В. В. Сапожников, Вл. В. Сапожников, В. И. Талалаев и др.; Под ред. Вл. В. Сапожникова. М.: Транспорт, 1997. - 288 с.

57. Сороко В. И. Реле железнодорожной автоматики и телемеханики. М.: НПФ «ПЛАНЕТА», 2002 - 696 с.

58. Терентьев А. С. Анализ работы схем маршрутного накопителя на элементах струйной техники. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 125-134.

59. Тестовое диагностирование логических структур / В. А. Пелипейко, И. А. Анучин, В. К. Жуляков, В. О. Плокс, Я. П. Круминь; Под ред. В. А. Пелипейко Рига: Зинатне, 1986. - 262 с.

60. Техническая эксплуатация устройств и систем железнодорожной автоматики и телемеханики: Учеб. пособие для вузов ж.-д. трансп. / Вл. В. Сапожников, Л. И. Борисенко, А. А. Прокофьев, А. И. Каменев; Под ред. Вл. В. Сапожникова. М.: Маршрут, 2003. - 336 с.

61. Транзисторы для аппаратуры широкого применения. Справочник / Под. ред. Б. JI. Перельмана. М.: Радио и связь, 1981. - 656 с.

62. Указания по применению светофорной сигнализации на железных дорогах (РУ-30-80). СПб: ГУП Гипротранссигналсвязь, 1981.

63. Указания по применению светофорной сигнализации на железных дорогах (Дополнения к РУ-30-80). СПб: ГУП Гипротранссигналсвязь, 1994.

64. Шацев Н. 3., Федотов А. Е. Особенности расчета надежности систем железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Новые элементы и системы железнодорожной автоматики и телемеханики», вып. 391, 1976, С. 17-23.

65. Электронные устройства железнодорожной автоматики, телемеханики и связи: Учебник для вузов ж.-д. трансп. / И. Е. Дмитренко, В. В. Дубровский, Н. В. Лаврентьев, А. В. Шилейко; Под ред. А. В. Шилейко. М.: Транспорт, 1989. 327 с.

66. Элемент памяти на периодических наноразмерных Si/CaF2 структурах Бе-рашевич Ю. А., Королев А. В., Данилюк А. Л., Борисенко В. Е. ЖТФ, 2003, том 73, выпуск 1 С. 67.

67. Яблонский С. В., Гаврилов Г. П., Кудрявцев В. Б. Функции алгебры логики и классы Поста. М.: Наука, 1966. 120 с.

68. A 4-GHz 300-mW 64-bit Integer Execution ALU With Dual Supply Voltages in 90-nm CMOS. Mathew S. K., Anders M. A., Bloechel В., Nguyen Т., Krishna-murthy R. K., Borkar S. // IEEE Journal of Solid-State Circuits, Vol. 40, № 1, 2005, P. 44-51.

69. A 64-bit Microprocessor in 130-nm and 90-nm Technologies With Power Management Features. Rohrer N. J., Lichtenau C., Sandon P. A., Kartschoke P.,

70. Cohen E., Canada M. G., Pfluger Т., Ringler M. I., Hilgendorf R. В., Geissler S., Zimmerman J. S. // IEEE Journal of Solid-State Circuits, Vol. 40, № 1, 2005, P. 19-27.

71. A multiconductor transmission line methodology for global on-chip interconnect modeling and analysis. Elfadel I. M., Deutsch A., Smith H. H., Rubin, B. J., Kopcsay G. V. // IEEE Transactions on Advanced Packaging, Vol. 27, № 1, 2004, P. 71-78.

72. Armstrong D. B. On Finding a Nearly Minimal Set of Fault Detection Tests for Combinational Logic Nets // IEEE Transactions Electronic Computers, 1966, vol. EC-15, № l.-P. 66-73.

73. Bellos M., Kalligeros E., Nikolos D., Vergos H. T. On-Line Path Delay Faults of Omega MINs // 5th IEEE International On-Line Testing Workshop. Rhodes, Greece. July 5-7, 1999 P. 133-137.

74. Betancourt R. Derivation of minimum test sets for unite logical circuits // IEEE Trans, on Comput., 1971, vol. C-20, № 11, P. 1264-1269.

75. Crepaux-Motte S., Jacomino M., David R. An Algebraic Method for Delay Fault Testing // Proc. 14th IEEE VLSI Test Symposium. USA. Princeton. 1996. P. 308 -315.

76. Devadas S., Keutzer K. Validatable Nonrobust Delay-Fault Testable Circuits Via Logic Synthesis // IEEE Trans, on CAD, Vol. 12, December 1992. P. 15591573.

77. Dufaza С., Bessiere S., Lambelin N. Digital Oscillation BIST: Test of Path Delay Fault with a Unique Clock Period // 5th IEEE International On-Line Testing Workshop, Rhodes, Greece, July 1999. P. 128-132.

78. Girard P., Landrault C., Moreda V., Pravossoudovitch S., Virazel A. A BIST Structure to Test Delay Faults in a Scan Environment // Seventh Asian Test Symposium (ATS-98). Singapore, December 2-4 1998. P 435-439.

79. Glover С. Т., Mercer M. R. A Deterministic Approach to Adjacency Testing for Delay Faults//Proc. of26thDAC. 1989. P. 351-356.

80. Hofstee H. Future microprocessors and off-chip SOP interconnect. P. // IEEE Transactions on Advanced Packaging, Vol. 27, № 2, 2004, P. 301 303.

81. Hsu Y-Ch., Gupta S. K. A New Path-Oriented Effect-Cause Metodology to Diagnose Delay Failures // Proc. International Test Conference. Washington, D. C. USA. October 18-23, 1998. P. 758-767.

82. Keim M., Polian I., Hengster H., Becker B. A Scalable BIST Arcitecture for Delay Faults // IEEE European Test Workshop, Constance, Germany. May, 1999.

83. Kim H., Hayes J. P. Delay Fault Testing of IP-Based Design Via Symbolic Path Modeling // Proc. International Test Conference. Atlantic City. USA. 1999. P. 1045-1054.

84. Kim H., Hayes J. P. On-Line Delay Testing of IP-Based Systems Via Selectively Transparent Scan // 5th IEEE International On-Line Testing Workshop. Rhodes, Greece. July 5-7, 1999 P. 138-142.

85. Li Zh., Min Y. A New Low-cost Method for Identifying Untestable Path Delay Faults // Seventh Asian Test Symposium (ATS-98). Singapore, December 2-4 1998. P. 76-81.

86. Majumder S., Agrawal V. D., Bushnel M. L. On Delay-Untestable Paths and Stuck-Fault Redundancy // 16th IEEE VLSI Test Symposium, Monterey, California, April 1998. P. 194-199.

87. Natarajan S., Gupta S. K., Breuer M. A. Switch-level Delay Test // Proc. International Test Conference. Atlantic City, USA, 1999. P. 171-180.

88. Parodi C. G., Agrawal V. D., Bushnell M. L., Wu S. A Non-Enumerative Path Delay Fault Simulator for Sequential Circuits // Proc. International Test Conference, Washington, D. C., USA. October, 1998. P. 934-943.

89. Pomeranz I., Reddy S. M. A Flexible Path Selection Procedure for Path Delay Fault Testing // Proc. 17th IEEE VLSI Test Symposium, Dana Point, California, April 1999. P. 152-159.

90. Pramanick A. K., Reddy S. M. On the Design of Path Delay Fault Testable Combinational Circuits // Proc. 20th Fault Tolerant Computing Symp., June 1990. P. 374-381.

91. Savir J. Developments in Delay Testing // Proc. IEEE VLSI Symposium "Design, Test and Application: ASICs and Systems-on-a-Chip", USA. 1992. P. 247 -253.

92. Sparmann U., Reddy S. M. Universal Delay Test Sets for Unate Gate Networks // 7. Workshop. Testmethoden und Zuverlassigkeit von Schaltungen und Syste-men. Hannover, 1995. P. 1-4.

93. Asian Test Symposium (ATS-98) Singapore, December 2-4 1998. P. 108 -112.

94. Tani S., Teramoto F., Fukazawa Т., Matsuhiro K. Efficient Path Selection for Delay Testing Based on Paths Clustering // Journal of Electronic Testing Vol. 15, No Уг August/October 1999. P. 75-85.

95. Zorian Y. Testing the Monster Chip. // IEEE Spectrum, July 1999, P. 54 60.

96. Этапы трансформирования МО по алгоритму 3.1