автореферат диссертации по электронике, 05.27.01, диссертация на тему:Разработка функциональной модели программируемой логической интегральной схемы типа программируемой пользователем вентильной матрицы с одноуровневой структурой межсоединений

На правах рукописи

МОТЫЛЁВ Максим Сергеевич

РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ МОДЕЛИ ПРОГРАММИРУЕМОЙ ЛОГИЧЕСКОЙ ИНТЕГРАЛЬНОЙ СХЕМЫ ТИПА ПРОГРАММИРУЕМОЙ ПОЛЬЗОВАТЕЛЕМ ВЕНТИЛЬНОЙ МАТРИЦЫ С ОДНОУРОВНЕВОЙ СТРУКТУРОЙ МЕЖСОЕДИНЕНИЙ

Специальность: 05.27.01 -

Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлек-троника, приборы на квантовых эффектах

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

5 ДЕК 2013

Воронеж-2013

005542320

005542320

Работа выполнена в ФГБОУ ВПО «Воронежский государственный технический университет»

Научный доктор технических наук, профессор

руководитель Строганов Андрей Владимирович

Официальные Балашов Юрий Степанович, доктор физико-оппоненты: математических наук, профессор, ФГБОУ ВПО

«Воронежский государственный технический университет», заведующий кафедрой радиоэлектронных устройств и систем;

Потапов Игорь Петрович,

кандидат технических наук, начальник дизайн-центра проектирования интегральных микросхем ОАО «НИИЭТ», г. Воронеж

Ведущая Открытое акционерное общество «Конструктор-

организация ско-технологический центр «Электроника» (ОАО «КТЦ «Электроника»), г. Воронеж

Защита состоится « 24 » декабря 2013 г. в 14— часов в конференц-зале на заседании диссертационного совета Д 212.037.06 ФГБОУ ВПО «Воронежский государственный технический университет» по адресу: 394026, г. Воронеж, Московский просп., 14.

С диссертацией можно ознакомиться в научно-технической библиотеке ФГБОУ ВПО «Воронежский государственный технический университет».

Автореферат разослан « 23 » ноября 2013 г.

Ученый секретарь диссертационного совета

Горлов Митрофан Иванович

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. На сегодняшний день программируемые логические интегральные схемы (ПЛИС) чрезвычайно популярны у отечественных разработчиков радиоэлектронной аппаратуры (РЭА). Это объясняется не только заменой в конечном устройстве логических интегральных схем (ИС) с малой и средней степенью интеграции (одна ПЛИС может заменить до 1000 ИС средней степени интеграции (СИС) и даже более), но и возможностью оперативно менять функциональность разработанного устройства без изменений на аппаратном уровне. Помимо этого реализация схем цифровой обработки сигналов (ЦОС) в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 миллионов отсчетов в секунду) по сравнению с этими же схемами на базе ЦОС-блоков процессоров среднего класса производительностью 4 MSPS.

В РФ разработаны и серийно выпускаются несколько серий отечественных ПЛИС типа программируемых пользователем вентильных матриц (ППВМ). К ним относятся ПЛИС 5576ХС1Т (5576ХС1Т1), 5576ХС2Т, 5576ХСЗТ, 55.76ХС4Т. Они имеют от 2,5 тыс. до 200 тыс. логических вентилей, содержат встроенные блоки памяти и тестирования с использованием схемы периферийного сканирования, систему конфигурации и выполнены по технологии КМОП 0,35 и 0,18 мкм. Для их проектирования могут быть использованы САПР фирмы Altera MAX+PLUS II или Quartus И, а также Synplisity, Aldec и др.

Однако эти ИС являются функционально совместимыми аналогами нескольких кристаллов популярных зарубежных коммерческих ПЛИС и основаны на одной из архитектур с многоуровневой структурой несегмен-тированных межсоединений. В настоящее время ПЛИС, выпускаемые отечественной электронной промышленностью, не удовлетворяют потребностям разработчиков РЭА. Кроме того, они жёстко привязаны к зарубежным системам автоматизированного проектирования, генерирующим файлы конфигурации ПЛИС. Привязка к многоуровневой архитектуре препятствует разработке необходимых ППВМ с большей логической ёмкостью и быстродействием. Проблема также осложнена отсутствием развитых отечественных САПР ПЛИС.

Поэтому тема разработки уникальной масштабируемой архитектуры ПЛИС типа ППВМ с одноуровневой сегментированной структурой межсоединений с соответствующими средствами САПР является актуальной.

Цель н задачи работы. Разработать модель ПЛИС типа ППВМ с сегментированной трассировочной структурой, пригодную для создания

Г

\

системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ПЛИС данной архитектуры.

Для достижения указанной цели необходимо решить следующие

задачи:

1. Провести анализ архитектур известных коммерческих и академических ПЛИС с целью выбора подходящего базиса для разрабатываемой J11 IBM с одноуровневой сегментируемой структурой межсоединений.

2. Установить наиболее оптимальные законы сегментации трассировочных каналов в ПЛИС с одноуровневой архитектурой.

3. Разработать функциональную модель ППВМ с оптимальной структурой межсоединений в среде Xilinx ISE, пригодную для дальнейшего создания системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ППВМ с данной архитектурой.

Научная новизна работы

В результате выполнения диссертации получены следующие новые научные и технические результаты:

1. Переход от использования коммутаторов-маршрутизаторов типа L2 к L3, состоящих из двух мультиплексорных маршрутизаторов, в ППВМ с одноуровневой структурой сегментированных межсоединений позволяет повысить плотность локализации логических блоков и уменьшить количество сегментаций на критическом пути прохождения сигналов.

2. Разработана методика проектирования ППВМ с одноуровневой структурой межсоединений с использованием кода на языке VHDL, заключающаяся в сопряжении трёх систем моделирования — приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simuli'nk фирмы Math Works, ISE фирмы Xilinx, ModelSim® SE PLUS 6.0 фирмы Mentor Graphics Corporation, позволяющая автоматически генерировать основные функциональные бдоки ППВМ для последующей разработки функциональной модели и её верификации, что позволяет ускорить процесс создания новых архитектур ПЛИС.

3. Разработана методика выбора оптимального пути, основанная на эвристическом алгоритме, заключающемся в представлении трассировочных каналов в виде строк и столбцов матрицы и отдельной матрицы логических блоков и последующем поиске в этих массивах свободных соединительных каналов при размещении произвольных булевых функций в уникальном базисе ПЛИС.

Основные положения и результаты, выносимые на защиту:

1. Методика проектирования основных функциональных блоков ППВМ, заключающаяся в использовании кода на языке VHDL, сгенерированного с помощью приложения Simulink HDL Coder системы визуально-

имитационного моделирования МаИаЬ/БитшПпк, для последующего описания в программной среде ХШпх 1БЕ.

2. Архитектура и функциональные возможности разработанной ПЛИС типа ППВМ с одноуровневой структурой межсоединений с законом сегментации типа ЬЗ, предполагающим непрерывные соединения через три логических блока.

3, Методика выбора пути внутри трассировочных ресурсов разработанной ППВМ, заключающаяся в использовании эвристического алгоритма поиска свободного канала и его применении в качестве основы системы автоматического генерирования файлов конфигурации ППВМ.

Научная и практическая значимость результатов работы

1. Разработана методика выбора оптимального пути внутри трассировочных каналов спроектированной ППВМ, основанной на поиске свободного канала.

2. Полученные файлы конфигурации могут являться основой для исследования механизмов синтеза схем в уникальном базисе ПЛИС, созданных с привлечением высокоуровневых языков описания аппаратных средств.

3. Масштабируемая одноуровневая сегментированная структура разработанной ПЛИС позволит уменьшить трудоёмкость процесса проектирования новых видов БИС программируемой логики и ускорить сроки выхода на рынок новых изделий.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: V Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем» (Зеленоград, 2012); ежегодных научно-технических конференциях профессорско-преподавательского состава, аспирантов и студентов ФГБОУ ВПО "Воронежский государственный технический университет" (Воронеж, 2010 - 2013); семинаре «Разработка полупроводниковых компонентов и электроники: Исследования и разработки в рамках Российско-Европейского сотрудничества» проекта БЕМГОЕС (Ульяновск, 2011).

Публикации. По теме диссертации опубликованы 16 научных работ, в том числе 5 - в изданиях, рекомендованных ВАК РФ. Все исследования, представленные в диссертации, проведены соискателем.

Личный вклад автора. В работах, опубликованных с соавторстве и приведённых в конце автореферата, диссертанту принадлежит анализ использования различных архитектур индустриальных ПЛИС для выполнения произвольных логических функций и функций схем обработки потоковой информации [6-8]; разработка основных функциональных блоков

ПГГВМ [1-5]; разработка методики выбора оптимального пути внутри трассировочных каналов ППВМ [9 - 15]; аппаратно-отладочная верификация функциональной модели ППВМ [5, 10 - 16]; обсуждение полученных результатов [1-11, 14-16].

Структура и объем работы. Диссертация состоит из введения, трех глав, заключения и списка литературы, включающего 98 наименования. Основная часть работы изложена на 99 страницах, содержит 6 таблиц и 58 рисунков.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы диссертации, обозначены цель и поставлены основные задачи исследования, показана научная новизна и практическая значимость полученных результатов, сформулированы основные положения, выносимые на защиту, приведены сведения о публикациях по теме диссертации, личном вкладе автора в совместных работах, структуре и объёме работы.

В первой главе приведён литературный обзор по теме диссертации. Показаны основные типы электрически программируемых устройств и их особенности. Подробно рассмотрены известные архитектуры ППВМ. Было установлено, что основное свойство ППВМ заключается в возможности реализации произвольной булевой логики, функции схем потоковой обработки информации и функции памяти в одном устройстве.

Исследованы функциональные генераторы для реализации произвольных булевых функций. Из оценки их эффективности в гомогенных (т.е. с унифицированными типами ресурсов) ППВМ было показано, что оптимальным является использование таблиц перекодировок (LUT-таблиц) с числом входов от четырёх до шести, так как именно для них характерны наиболее компактная площадь, занимаемая на кристалле и наименьшие задержки распространения сигналов.

Рассмотрены различные типы трассировочных ресурсов, передающих сигналы между логическими блоками и блоками ввода-вывода. Был сделан вывод, что предпочтительной ПЛИС, пригодной для создания программного пакета, способного генерировать файлы конфигурации для данной архитектуры, является ППВМ с одноуровневой структурой межсоединений.

Во второй главе показан метод проектирования основных функциональных блоков ППВМ с использованием кода на языке VHDL, сгенерированного с помощью приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink. В среде Xilinx ISE

разработаны функциональные модели ПЛИС типа ППВМ с одноуровневой структурой сегментированных межсоединений с коммутаторами-м ар шругизаторами типа L2 и L3, отличающиеся от известных аналогов расширенными возможностями трассировочных ресурсов. Под функциональной моделью понимается модель, описывающая основные принципы работы устройства, в обозначении систем автоматизированного проектирования, в которых реализовано это устройство, без учёта временных ограничений в реальном кристалле. Одна структурная единица (плитка) ППВМ состоит из логического блока (ЛБ), двух соединительных блоков С1 и С2, маршрутизатора (S). Соединительные блоки подключают входы/выходы логического блока к горизонтальному и вертикальному трассировочному каналу. Маршрутизатор осуществляет коммутацию сигналов (межсоединений) в трассировочных каналах. Коммутация пар разнонаправленных межсоединений выполнена по технологии соединений single-driver, взятой из архитектур индустриальных ПЛИС с многоуровневой структурой, подразумевающей использование только мультиплексорных структур в соединительных блоках и маршрутизаторах. Межсоединение, по которому сигнал распространяется только в одну сторону, получило название «однонаправленное». Маршрутизатор, который сегментирует трассировочный канал через два ЛБ, получил название L2, а сегментирующий через три ЛБ - L3 (рис.1).

На рис. 2 показаны две из шестнадцати плиток ППВМ (vhdl-мо-дули Subsystemblock), блоки ввода-вывода и трассировочные ресурсы. Каждая пара разнонаправленных межсоединений трассировочного канала подключается к двунаправленному выходному порту, подключённому к буферному элементу с выходами с третьим состоянием. Конфигурационным, битом буферного элемента имеется возможность задать тип порта (входной, выходной или Двунаправленный) и скоммутировать сигнал на нужную линию трассировочного канала.

Было установлено, что в связи с особенностями разработанной архитектуры, не все сигналы возможно парно скоммутировать на двунаправленные блоки ввода-вывода как сигналы трассировочного канала. Поэтому некоторые входы функционального генератора логического блока и выходы соединительных блоков С1 и С2, не подключенные к коммутатору-маршрутизатору, плиток, расположенных по периметру ППВМ, могут быть подсоединены к контактным площадкам кристалла только как однонаправленные порты. Таким образом, матрица из 16 логических блоков имеет 32 двунаправленных порта и 16 однонаправленных (8 входных и 8 выходных портов ввода-вывода).

Рис. 1. Сконфигурированная ППВМ с одноуровневой структурой межсоединений с маршрутизаторами типа Ь2 для выполнения функции четырёхразрядного сумматора

Рис. 2. Фрагмент функциональной модели ПЛИС с элементами ввода-вывода в RTL/Tech Viewer Xilinx ISE

В разработанной архитектуре ППВМ доступ к двум входам логического блока плитки возможен через вертикальный и горизонтальный трассировочные каналы посредством соединительных блоков С1 и С2 этой же плитки. К двум другим входам логического блока возможно подключиться только через блоки С1 и С2 соседних плиток, минуя горизонтальный и вертикальный трассировочные каналы, либо напрямую к контактной площадке, если плитка примыкает к краю кристалла. При конфигурации ППВМ с идеальной одноуровневой структурой межсоединений должны быть задействованы коммутационные ресурсы только тех плиток, логические блоки которых выполняют требуемые функции тестовой схемы, отображённой в базисе этой ППВМ, независимо от их местоположения. Возьмём произвольную схему устройства, занимающего половину логических блоков разработанной модели ПЛИС, и определим, сколько трассировочных ресурсов займёт данное устройство и является ли данная структура межсоединений оптимальной. В качестве такого устройства корректно выбрать четырёхразрядный двоичный сумматор. Данный пример позволил наглядно продемонстрировать, как организуются электрические связи внутри ПЛИС и формируется файл конфигурации (рис .1).

Переход от коммутаторов-маршрутизаторов типа L2 к L3, состоящему из восьми мультиплексоров, позволяет повысить плотность локализации логических блоков и уменьшить количество сегментаций на критическом пути прохождения сигналов. Схема ППВМ с маршрутизаторами типа L3 и трассировочным каналом в шесть пар разнонаправленных межсоединений показана на рис. 3. Её файл конфигурации составил 992 бита, что на352 бита больше файла конфигурации ППВМ с маршрутизаторами типа L2. Сравнительные характеристики двух моделей с отображённым в их базисе трёхразрядным двоичным сумматором показаны в таблице.

На основании приведённых исследований делается вывод, что созданные файлы конфигурации могут являться основой для исследования механизмов синтеза схем в уникальном базисе ПЛИС, спроектированных с привлечением высокоуровневых языков описания аппаратных средств.

В третьей главе проведена программно- аппаратная верификация разработанной модели ППВМ с использованием лабораторного стенда, состоящего из отладочного модуля Spartan-3AN Starter Kit фирмы Xilinx, загрузочного кабеля Xilinx Platform Cable USB И, цифрового осциллографа Wave Jet 344A фирмы LeCroy и ПЭВМ с программным обеспечением Xilinx ISE Design Suite 13.3 и ModelSim® SE PLUS 6.0 фирмы Mentor Graphics Coiporation.

После конфигурирования ПЛИС отладочной платы с помощью цифрового осциллографа были проанализированы все выходные сигналы разработанной модели ППВМ. В итоге были подтверждены результаты

Рис. 3. Сконфигурированная ППВМ с одноуровневой структурой межсоединений с маршрутизаторами типа Ь2 для выполнения функции четырёхразрядного сумматора

Характеристики моделей с отображённым в их базисе __четырёхразрядным сумматором_

Тип функционального блока Количество в ППВМ с идеальной одноуровневой структурой (не более) Количество в ППВМ с маршрутизаторами типа Ь2 Количество в ППВМ с маршрутизаторами типа ЬЗ

ЛБ 8 8 8

С1 и С2 16 19 15

Коммутаторы-маршрутизаторы Э 8 11 9

функционального моделирования. Проведён анализ известных академических систем автоматизированного проектирования (САПР) ПЛИС, таких как УРК и Т-Ураск, АЯСШМЕО, РУТНДОСЖ.

Также рассмотрены различные алгоритмы глобальной трассировки БИС, такие как алгоритмы Дейкстры, Прима, Краскала, Штейнера. Однако, данные алгоритмы больше подходят для проектирования заказных БИС на основе стандартных ячеек. Использование их в явном виде для коммутации сигналов в ППВМ проблематично.

Рассмотрим эвристический алгоритм коммутации сигналов в трассировочных каналах разработанной ППВМ в случае, если количество переменных логических функций не превышает четырёх (рис. 4). Введём обозначения для описания блок-схемы алгоритма: Ту - плитка ¡-й строки и _)-го столбца; ЬВу - логический блок плитки ¡-строки и ^столбца; 1п_0у - вход сверху логического блока; 1п1у - вход слева логического блока; 1п_2у -вход справа логического блока; 1п_3у - вход снизу логического блока; х;г -переменные логических функций.

Для обозначения текущей линии для коммутации переменных хЗ и х4 к входам логических блоков 1п_2у и 1п_3у используем переменные М и И, где М - линия для подключения переменной логической функции хЗ к входу логического блока, N - линия для подключения переменной логической функции х4 к входу логического блока. N и М могут принимать значения из трёх групп. Первая группа: Ь(Н, Ь21, Ь41, Ь81, 1Л01 - горизонтальные линии плиток ¡-й строки, в которых направление сигналов слева-направо. Вторая группа: ЯП, КЗ], К5к 1191, ШКН - горизонтальные линии плиток ¡-й строки, в которых направление сигналов справа-налево. Третья группа: ТО], Т2^ 'Г4]. Т6], Т8], I I0) - вертикальные линии

плиток j-ro столбца, в которых направление сигналов сверху-вниз. Четвёртая группа: Blj, B3j, B5j, B7j, B9j, B1 lj - вертикальные линии плиток j-го столбца, в которых направление сигналов снизу-вверх.

Для обозначения текущей линии для коммутации выходов логических блоков введём переменную К. В связи с особенностями архитектуры разработанной ППВМ (выход логического блока может коммутироваться только к трассировочному каналу соединительного блока С2 плитки), К может принимать следующие значения: Rli, R3i, R5i, R7i, R9i, RllOi, LOi, L2i, L4i, L6i, L8i, LlOi.

В случае необходимости вычислять логические функции от большего числа переменных или если одни и те же переменные используются в нескольких логических блоках, логические блоки располагаются приоритетно сверху-вниз, далее слева-направо. Коммутация в трассировочных каналах осуществляется по тому же алгоритму, как и в упрощённом случае. Назовём описанный метод коммутации методом поиска свободного канала.

Используя данный алгоритм и результаты, полученные во второй главе, в среде Delphi был разработан программный пакет WC (Visual VHDL Compiler) с пользовательским графическим интерфейсом, обеспечивающий полный цикл анализа, компилирования и генерирования конфигурационных файлов для ППВМ с одноуровневой структурой межсоединений с маршрутизаторами типа L3. Программный пакет предназначен для размещения произвольных булевых функций в разработанной модели ППВМ, состоящей из шестнадцати логических блоков. В качестве проекта, описывающего работу рассматриваемого тестового устройства, используется файл на языке VHDL.

После загрузки VHDL-файла на блок-схеме ППВМ в окне программы прорисовываются соединения, необходимые для конфигурирования логических элементов и трассировочных ресурсов под выполнение требуемых функций. После компилирования проекта программа выдаёт файл отчёта, в котором показано, сколько внутренних ресурсов заняла тестовая схема, и файл конфигурации. Каждой плитке присваивается своё обозначение, характеризующее, в каком столбце и в какой строке расположена плитка в матрице.

Столбцы и строки нумеруются от 1 до 4 (например, TILE:[4, 1] -плитка находится в четвёртой строке первого столбца). Внешний вид основного окна программы VVC после генерации тестовой схемы, описанной на языке VHDL, показан на рис. 5.

Начало

1_В1Г-занят?

Последовательно перебираются все логические блоки в

порядке 1_В11,1_В21,1.В31,1.В41,1.В21.....пока не найдётся

свободный. I = выбранная строка, \ = выбранный столбец

Кол.-во перемен-\ ных = 2?^

Я11 использовался ранее^.

Проверяются все линии по порядку ЯЗЬ ЯД И9'!. ЩЦ, ТО], 12], ТА], Т6], Т8], Т10], 1_01,12\,1А\, 181, 1_10), ви ВЗ^ В5], В7], В9], В11] пока не найдётся свободная. М = свободная линия

использовался ранее?.

Проверяются линии

Я31, 1*51. Я?}, яа, Я111, Ш. 1.21.1.41.

181,1.1 «К рока не найдётся свободная. К = свободная строка

М - Горизонтал&= \ный канал^--

Подкпючение выхода 1е_ои1 к выбранной линии

Кол .-во переменных =

Конец

Проверяются все линии по порядку ЯЗг, Я5|\ Я71, 11, ТО;. 12\, Т4}, Т6], ТВ|,

ТЮЗ. 1-01, 1_2М_41, [_б|', 1_8\, 1.101, ви ВЗ], В5]. ВТ), В9], В11] пока не найдётся свободная. N = свободная линия

Я11 использовался ранее?.

Рис. 4. Блок-схема алгоритма коммутации переменных к входам и выходам логических блоков 111ШМ с одноуровневой структурой межсоединений

Рис. 5. Основное окно программы \'УС 1.0 после загрузки тестового УЪГОЬ-файла

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

1. Выявлена оптимальная архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений с маршрутизаторами типа L3 с шириной трассировочного канала в шесть пар разнонаправленных межсоединений, пригодная для создания САПР.

2. Разработана методика проектирования основных функциональных блоков ППВМ с использованием кода на языке VHDL, заключающаяся в сопряжении трёх систем моделирования - приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink, ISE фирмы Xilinx, Model Sim® SE PLUS 6.0 фирмы Mentor Graphics Corporation, позволяющая ускорить процесс проектирования новых архитектур.

3. В среде Xilinx ISE разработаны две функциональные модели ПЛИС типа ППВМ с одноуровневой структурой сегментированных межсоединений, но с разными законами коммутации.

4. Обнаружено, что разработанная одноуровневая структура межсоединений с законом сегментации в три логических блока (коммутаторов-маршрутизаторов типа L3 в трассировочных каналах) и шестью парами разнонаправленных межсоединений в трассировочных каналах является оптимальной, исходя из оценки занимаемых трассировочных ресурсов ПЛИС. Увеличение ширины трассировочного канала с двух разнонаправленных пар до шести на тестовом примере приводит к сокращению количества соединительных блоков Cl и С2 с 19 до 15, а коммутаторов-маршрутизаторов S с 11 до 9.

5. На основе тестового примера (четырёхразрядного сумматора) проведена оценка критического пути прохождения сигналов, которая подтверждает правильность выбора ширины трассировочного канала.

6. Разработан лабораторный программно-аппаратный комплекс для исследования новых видов трассировочных ресурсов IIIIBM, состоящий из отладочного модуля Spartan-3AN Starter Kit фирмы Xilinx, загрузочного кабеля Xilinx Platform Cable USB II, цифрового осциллографа Wave Jet 344A фирмы LeCroy, ПЭВМ с программным обеспечением Xilinx ISE Design Suite 13.3 и ModelSim ® SE PLUS 6.0 фирмы Mentor Graphics Corporation.

7. Разработана методика поиска свободного канала для синтеза схем по булевым выражениям, описанных на языке VHDL в уникальном базисе ПЛИС и программный пакет VVC, способный автоматически генерировать файлы конфигурации ПЛИС.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строганов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шацких // Вестник Воронежского государственного технического университета. - 2011. — Т. 7. -№ 3. - С. 13-16.

2. Разработка основных функциональных блоков ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шац-

ких // Вестник Воронежского государственного технического университета.-2011.-Т. 7. -№ 3. - С. 184-188.

3. Схемотехническое проектирование электронных ключей программируемых коммутаторов ПЛИС типа ППВМ с одноуровневой структурой межсоединений в САПР TANNER [Текст] / А. В. Строго-нов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шацких // Вестник Воронежского государственного технического университета. -2011. - Т. 7. - № 2. - С. 165-168.

4. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы [Текст] / А. В. Строганов, С. И. Давыдов, М. С. Мотылев, А. В. Быстрицкий // Вестник Воронежского государственного технического университета. - 2011. -Т. 7.-№8.-С. 21-24.

5. Строгонов, А. В. Разработка функциональной модели ППВМ по технологии single-driver с использованием среды Xilinx ISE [Текст] / А. В. Строгонов, М. С. Мотылев // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012 : сб. тр. ; под общ. ред. академика РАН А.Л. Стемпковского. - М. : ИППМ РАН, 2012. - С. 431434.

Статьи и материалы конференций

6. Строгонов, А. В. Разработка модели микропроцессорного ядра в системе визуально-имитационного моделирования Matlab/Simulink с блоком обработки прерываний [Текст] / А. В. Строгонов, А. И. Бу-слов, М. С. Мотылев // Компоненты и технологии. - 2010. - Вып. 7. - С. 76-81.

7. Строгонов, А. В. Проектирование микропроцессорных ядер в САПР ПЛИС WebPACK ISE фирмы Xilinx [Текст] / А. В. Строгонов, А. И. Буслов, М. С. Мотылев // Компоненты и технологии. - 2010. - Вып. 8.-С. 6-8.

8. Строгонов, А. В. Проектирование микропроцессорного ядра в САПР ПЛИС фирмы XILINX [Текст] / А. В. Строгонов, М. С. Мотылев // 50 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники»

: тез. докл. — Воронеж : ГОУВПО «Воронежский государственный технический университет», 2010. - С. 39.

9. ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строганов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий // Компоненты и технологии. — 2011. — № 2. - С. 14-19.

10. ПЛИС в ПЛИС или как спроектировать самому [Текст] / А. В. Строганов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 2011. - № 4. - С. 68-73.

11. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строганов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 2011. - № 6. - С. 64-69.

12. Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе Ма^аЬ/БтиПпк [Текст] / А. В. Строганов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 20И. — № 12. - С. 6-11.

13. ПЛИС типа ППВМ: от 2Т) к ЗО [Текст] / А. В. Строганов, В. А. Небольсин, А. В. Быстрицкий, М. С. Мотылев // Компоненты и технологии. 2012. -№ 3. - С. 70-79.

14. Строганов, А. В. Использование УРЛ 5.0 для проектирования академических ПЛИС типа ППВМ [Текст] / А. В. Строганов, М. С. Мотылев // 51 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ГОУВПО «Воронежский государственный технический университет», 2011. - С. 27.

15. Строганов, А. В. Разработка функциональной схемы аналога ПЛИС типа ППВМ ХС2000 фирмы ХШпх с маршрутизатором Ь2 [Текст] / А. В. Строгонов, М. С. Мотылев // 52 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ФГБОУ ВПО «Воронежский государственный технический университет», 2012. - С. 27.

16. Строгонов, А. В. Разработка функциональной модели ПЛИС типа ППВМ в САПР ХИМХ 1БЕ [Текст] / А. В. Строгонов, М. С. Мотылев // 53 Научно-техническая конференция профессорско-

преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ФГБОУ ВПО "Воронежский государственный технический университет", 2013. - С. 24.

Подписано в печать 21.11.2013. Формат 60x84/16. Бумага для множительных аппаратов. Усл. печ. л. 1,0. Тираж 80 экз. Зак. № 242.

ФГБОУ ВПО «Воронежский государственный технический университет» 394026 Воронеж, Московский просп., 14

ВОРОНЕЖСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

На правах рукописи

Мотылёв Максим Сергеевич 04201454029

РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ МОДЕЛИ ПРОГРАММИРУЕМОЙ ЛОГИЧЕСКОЙ ИНТЕГРАЛЬНОЙ СХЕМЫ ТИПА ПРОГРАММИРУЕМОЙ ПОЛЬЗОВАТЕЛЕМ ВЕНТИЛЬНОЙ МАТРИЦЫ С ОДНОУРОВНЕВОЙ

СТРУКТУРОЙ МЕЖСОЕДИНЕНИЙ

Специальность: 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

Диссертация

на соискание ученой степени кандидата технических наук

Научный руководитель доктор технических наук, доцент Строгонов А.В.

Воронеж 2013

ОГЛАВЛЕНИЕ СТР

ВВЕДЕНИЕ 4

Глава 1. Структура современных БИС программируемой логики 8

1.1. Классификация по функциональному генератору 8

1.1.1. Функциональные генераторы для реализации произвольных булевых функций 18

1.1.2. Функциональные генераторы со схемами потоковой обработки информации 23

1.1.3. Функциональные генераторы для реконфигурируемых БИС программируемой логики 30

1.2. Архитектуры коммерческих ПЛИС типа ППВМ 33

Выводы к главе 1 39

Глава 2. Разработка функциональной модели ППВМ с одноуровневой

структурой межсоединений 40

2.1. Разработка функциональной модели в среде Xilinx ISE с использованием высокоуровневого языка описания аппаратных средств VHDL 40

2.2. Реализация четырёхразрядного сумматора в уникальном базисе ПЛИС 54

Выводы к главе 2 69

Глава 3. Верификация функциональной модели ППВМ с одноуровневой структурой межсоединений и маршрутизаторами типа L3 70

3.1. Верификация разработанной модели с использованием симулятора языка VHDL Modelsim 6.0 SE 70

3.2. Аппаратная верификация разработанной модели ППВМ с использованием отладочного модуля Spartan 3AN Starter Kit 72

3.3. Академические САПР ПЛИС 78

3.4. Разработка САПР для конфигурирования ПЛИС типа ППВМ с

одноуровневой структурой межсоединений 82

Выводы к главе 3 88

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ 89

СПИСОК ЛИТЕРАТУРЫ 91

ВВЕДЕНИЕ

На сегодняшний день программируемые логические интегральные схемы (ПЛИС) чрезвычайно популярны у отечественных разработчиков радиоэлектронной аппаратуры (РЭА). Это объясняется не только заменой в конечном устройстве логических интегральных схем (ИС) с малой и средней степенью интеграции (одна ПЛИС может заменить до 1000 ИС средней степени интеграции (СИС) и даже более), но и возможностью оперативно менять функциональность разработанного устройства без изменений на аппаратном уровне. Помимо этого, реализация схем цифровой обработки сигналов (ЦОС) в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 миллионов отсчетов в секунду) по сравнению с этими же схемами на базе ЦОС-блоков процессоров среднего класса производительностью 4 MSPS.

В РФ разработаны и серийно выпускаются несколько серий отечественных ПЛИС типа программируемых пользователем вентильных матриц (ППВМ). К ним относятся ПЛИС 5576ХС1Т (5576ХС1Т1), 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т. Они имеют от 2,5 тыс. до 200 тыс. логических вентилей, содержат встроенные блоки памяти и тестирования с использованием схемы периферийного сканирования, систему конфигурации и выполнены по технологии КМОП 0,35 и 0,18 мкм. Для их проектирования могут быть использованы САПР фирмы Altera MAX+PLUS II или Quartus II, а также Synplisity, Aldec и др.

Однако эти ИС являются функционально совместимыми аналогами нескольких кристаллов популярных зарубежных коммерческих ПЛИС и основаны на одной из архитектур с многоуровневой структурой несегментированных межсоединений. В настоящее время ПЛИС, выпускаемые отечественной электронной промышленностью, не удовлетворяют потребностям разработчиков РЭА. Кроме того, они жёстко привязаны к зарубежным системам автоматизированного проектирования, генерирующим файлы конфигурации ПЛИС. Привязка к многоуровневой архитектуре препятствует разработке необходимых ППВМ с большей логической ёмкостью и быстродействием. Проблема также осложнена отсутствием развитых отечественных САПР ПЛИС.

Поэтому тема разработки уникальной масштабируемой архитектуры ПЛИС типа ППВМ с одноуровневой сегментированной структурой межсоединений с соответствующими средствами САПР является актуальной.

Цель и задачи работы. Разработать модель ПЛИС типа ППВМ с сегментированной трассировочной структурой, пригодную для создания системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ПЛИС данной архитектуры.

Для достижения указанной цели необходимо решить следующие задачи:

1. Провести анализ архитектур известных коммерческих и академических ПЛИС с целью выбора подходящего базиса для разрабатываемой ППВМ с одноуровневой сегментируемой структурой межсоединений.

2. Установить наиболее оптимальные законы сегментации трассировочных каналов в ПЛИС с одноуровневой архитектурой.

3. Разработать функциональную модель ППВМ с оптимальной структурой межсоединений в среде Xilinx ISE, пригодную для дальнейшего создания системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ППВМ с данной архитектурой.

Научная новизна работы

В результате выполнения диссертации получены следующие новые научные и технические результаты:

1. Переход от использования коммутаторов-маршрутизаторов типа L2 к L3, состоящих из двух мультиплексорных маршрутизаторов, в ППВМ с одноуровневой структурой сегментированных межсоединений позволяет повысить плотность локализации логических блоков и уменьшить количество сегментаций на критическом пути прохождения сигналов.

2. Разработана методика проектирования ППВМ с одноуровневой структурой межсоединений с использованием кода на языке VHDL, заключающаяся в сопряжении трёх систем моделирования - приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink фирмы MathWorks, ISE фирмы Xilinx, ModelSim® SE PLUS 6.0 фирмы Mentor Graphics Corporation, позволяющая автоматически генерировать основные

функциональные блоки ППВМ для последующей разработки функциональной модели и её верификации, что позволяет ускорить процесс создания новых архитектур ПЛИС.

3. Разработана методика выбора оптимального пути, основанная на эвристическом алгоритме, заключающемся в представлении трассировочных каналов в виде строк и столбцов матрицы и отдельной матрицы логических блоков и последующем поиске в этих массивах свободных соединительных каналов при размещении произвольных булевых функций в уникальном базисе ПЛИС.

Практическая значимость

1. Разработана методика выбора оптимального пути внутри трассировочных межсоединений спроектированной ППВМ, основанная на поиске свободного канала.

2. Созданные файлы конфигурации могут являться основой для исследования механизмов синтеза схем в уникальном базисе ПЛИС, созданных с привлечением высокоуровневых языков описания аппаратных средств.

3. Масштабируемая одноуровневая сегментированная структура разработанной ПЛИС позволит уменьшить трудоёмкость процесса проектирования новых видов БИС программируемой логики и ускорить сроки выхода на рынок новых изделий.

Основные положения, выносимые на защиту

1. Методика проектирования основных функциональных блоков ППВМ, заключающаяся в использовании кода на языке VHDL, сгенерированного с помощью приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink, для последующего описания в программной среде Xilinx ISE.

2. Архитектура и функциональные возможности разработанной ПЛИС типа ППВМ с одноуровневой структурой межсоединений с законом сегментации типа L3, предполагающим непрерывные соединения через три логических блока.

3. Методика выбора пути внутри трассировочных ресурсов разработанной ППВМ, заключающаяся в использовании эвристического алгоритма поиска

свободного канала и его применении в качестве основы системы автоматического генерирования файлов конфигурации ППВМ.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: V Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем» (Зеленоград, 2012); ежегодных научно-технических конференциях профессорско-преподавательского состава, аспирантов и студентов ФГБОУ ВПО "Воронежский государственный технический университет" (Воронеж, 2010 - 2013); семинаре «Разработка полупроводниковых компонентов и электроники: Исследования и разработки в рамках Российско-Европейского сотрудничества» проекта SEMIDEC (Ульяновск, 2011).

Публикации. По теме диссертации опубликованы 15 научных работ, в том числе 5 - в изданиях, рекомендуемых ВАК РФ. Все исследования, представленные в диссертации, проведены соискателем.

Личный вклад автора. В работах, опубликованных в соавторстве, диссертанту принадлежит анализ использования различных архитектур индустриальных ПЛИС для выполнения произвольных логических функций и функций схем обработки потоковой информации [15-17]; разработка основных функциональных блоков ППВМ [21-25]; разработка методики выбора оптимального пути внутри трассировочных каналов ППВМ [21-24, 93]; аппаратно-отладочная верификация функциональной модели ППВМ [25-29, 91-93]; обсуждение полученных результатов [15-17, 21-27, 91-94].

Структура и объем работы. Диссертация состоит из введения, трех глав, заключения и списка литературы, включающего 96 наименований. Основная часть изложена на 99 страницах, содержит 6 таблиц и 58 рисунков.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Глава 1 Структура современных БИС программируемой логики

1.1 Классификация по функциональному генератору

Электрически программируемые устройства (FPD) широко распространены для реализации цифровых схем малого и среднего размера. Существуют два основных типа FPD - программируемые пользователем вентильные матрицы (ППВМ), которые обычно состоят из мелкозернистых программируемых логических ячеек, таких как k-входовые одновыходные таблицы перекодировок, и сложные программируемые логические устройства (Complex Programmable Logic Device, CPLD или СПЛУ), которые основываются на многовходовых и многовыходных логических ячейках, подобным программируемым логическим матрицам (ПЛМ-подобные логические ячейки) [1].

Сложные программируемые логические устройства. Рассмотрим функциональный генератор CPLD-устройства на примере семейства ХС9500 фирмы Xilinx. Функциональный блок (ФБ, рис. 1.1) состоит из 18 независимых макроячеек (МЯ), каждая из которых обеспечивает выполнение комбинаторной и/или регистровой функции. Кроме этого, на ФБ приходят сигналы разрешения выхода, установки/сброса и глобальной синхронизации. Каждый ФБ формирует 18 выходных сигналов, которые поступают на переключающую матрицу (ПМ), а также передаются в блоки ввода-вывода (БВВ).

Логика внутри ФБ представляет собой матрицу логических произведений (термов). Тридцать шесть входов обеспечивают использование 72 прямых и инверсных сигналов в матрице логических произведений для формирования до 90 термов. Любое подмножество этих термов может быть доступно каждой МЯ через схему распределения термов [2].

Каждый ФБ имеет внутренние цепи обратной связи, что позволяет любому количеству выходных сигналов ФБ поступать в свою собственную программируемую матрицу элементов И, не выходя за пределы ФБ.

Матрица логических произведений

От ПМ

ш о s а ф к

л

ь

S

§

§

а с о аз 0.

МЯ 1

МЯ 18

К ПМ

19

1 '»fa—

1 1

Глобальный сброс/установка

Глобальные

сигналы

тактирования

^UT РТО

БВВ

Рис. 1.1. Схема функционального блока ИС семейства ХС9500 [2]

Любая макроячейка в МС семейства ХС9500 может выполнять как логическую комбинаторную, так и регистровую функции. Структура макроячейки совместно с программируемой матрицей логических произведений (элементов И, или "термов", принадлежащих всему ФБ), представлена на рис. 1.2. Каждая макроячейка имеет пять основных и четыре дополнительных входа, поступающих на распределитель термов. Из матрицы логических произведений пять термов поступают на основные входы макроячейки и могут использоваться либо для выполнения комбинаторных функций (ИЛИ и "Исключающее ИЛИ"), либо как управляющие сигналы, включая сигналы тактирования запоминающего элемента РТС (Product Term Clock), его установки и сброса - PTS (Product Term Set) и PTR (Product Term Reset) и разрешения выхода PTOE (Product Term Output Enable). Ha четыре дополнительные входа поступают сигналы из других макроячеек. Назначение входных термов для выполнения той или иной функции производит имеющийся в каждой макроячейке распределитель термов.

U Ы~'Ы

-о-

¡"О"

-D—D--О--О -О

-О-

-о-

ш о 5

о.

ф

I-

л Ц

ш

IS

S

ч

£ с о га О.

Глобальный Сброс/Установка

Дополнительные входы от других макроячеек

PTS

1

0-]

РТС

PTR

РТОЕ

Дополнительные входы от других макроячеек

Глобальные сигналы тактирования

S

D/TQ > R

К пм

OUT

РТОЕ

К БВВ

Рис. 1.2. Макроячейка ПЛИС семейства ХС9500 [2]

Запоминающий элемент в макроячейке может быть сконфигурирован или как D-триггер, или как тактируемый триггер-защелка, или же он может не использоваться. В последнем случае сигнал логической функции пропускается напрямую для использования в других макроячейках. На каждый триггер могут быть поданы сигналы асинхронного сброса и установки с распределителя термов. Во время включения МС все регистры переводятся в начальное состояние, заданное при программировании пользователем. Если начальное состояние не задано, то регистры устанавливаются в НОЛЬ.

Кроме того, на каждую макроячейку приходят еще четыре глобальных управляющих сигнала (три тактовых - GCK1, GCK2, GCK3 - и один сигнал сброса/установки - GSR), которые могут быть использованы для управления работой триггера, как показано на рис. 1.3. Глобальные управляющие сигналы снимаются непосредственно с управляющих выводов МС, которые могут быть

использованы и в качестве логических входов/выходов (I/O), так как эти выводы соединены также с программируемыми БВВ [2].

Рис. 1.3. Схема управления работой триггера в МЯ ПЛИС семейства ХС9500 [2]

Распределитель термов управляет назначением пяти прямых термов к каждой макроячейке. К примеру, все пять прямых термов могут передаваться на элемент ИЛИ, как показано на рис. 1.4.

Распределитель термов

-о

-о

Ч1>

-о -о

Логическая функция ИЛИ из 5-ти термов

Рис. 1.4. Получение функции ИЛИ [2] 11

Распределитель термов может переназначить любой терм внутри ФБ для расширения логической емкости макроячейки сверх пяти прямых термов. Каждой макроячейке, запрашивающей дополнительный терм, доступен любой незадействованный терм в другой макроячейке внутри данного ФБ. Одной макроячейке могут быть доступны до 15 термов.

Программируемые пользователем вентильные матрицы в зарубежной литературе носят название FPGA (Field Programmable Gâte Array) или LCA (Logic Cell Array - матрица логических элементов). Хотя в настоящие дни применяются обе технологии, наибольшее развитие получили ППВМ.

Наиболее часто используемыми ППВМ являются основанные на к-входовых одновыходных таблицах перекодировок (k-LUT). Каждая k-LUT может реализовать любую функцию не более чем с к входами. Для первых ППВМ к обычно было мало, например, серии ХС2000 и ХС3000 фирмы Xilinx имели 4-входовые LUT-таблицы. Маловходовые LUT-таблицы были широко распространены в коммерческих архитектурах, т.к. площадь k-LUT, занимаемая на кристалле, увеличивается экспоненциально с ростом к. С другой стороны, устройства, основанные на ПЛМ часто имеют крупнозернистые базовые ячейки. Каждая ячейка имеет большое число входов (около 30-40). Также ПЛМ ячейка обычно содержит много выходов (16, для примера). В результате одна ПЛМ ячейка способна реализовать множественные функции не более чем с m термами произведений. Четырёхвходовая одновыходная LUT ячейка представляет собой к-LUT ячейку ППВМ наименьшей площади для широкого спектра программируемых технологий и уровней трассировки.

Простейшая архитектура ППВМ. Основной особенностью ППВМ является наличие трех типов элементов, конфигурация которых может изменяться разработчиком при проектирован™ конкретного устройства. Этими элементами являются блоки ввода/вывода (БВВ - от англ. ЮВ - Input / Output Block), конфигурируемые логические блоки (КЛБ - CLB - Configurable Logic Block) и межсоединения (Interconnection) [3].

Общая структура кристалла ППВМ показана на рис. 1.5, из которого видно, что БВВ располагаются по периферии кристалла, а КЛБ - в виде матрицы в центре. Между БВВ и КЛБ расположены конфигурируемые межсоединения.

Любой отдельный блок ввода/вывода может быть настроен для выполнения функций буферов: входного, выходного, с тремя состояниями, с запоминанием и других, - и обеспечения требуемого вида сопряжения с внешними схемами.

БВВ

о о

о о

о

й й й

'■"I п'Чтт^ ¡н'Цтт-'

КЛ�