автореферат диссертации по электронике, 05.27.01, диссертация на тему:Проектирование высокоинтегрированных программируемых логических интегральных схем по субмикронным проектным нормам

ЦЫБИН Сергей Александрович

ПРОЕКТИРОВАНИЕ ВЫСОКОИНТЕГРИРОВАННЫХ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ ПО СУБМИКРОННЫМ ПРОЕКТНЫМ НОРМАМ

Специальность: 05.27.01 - Твердотельная электроника,

радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

2 5 ноя 7010

Воронеж-2010

004613735

Работа выполнена в ГОУ ВПО «Воронежский государственный технический университет»

Научный руководитель

доктор технических наук, доцент Строганов Андрей Владимирович

Официальные оппоненты:

доктор физико-математических наук, профессор

Бормонтов Евгений Николаевич;

доктор технических наук, профессор

Данилин Николай Семенович

Ведущая организация ОАО «Концерн «Созвездие»,

г. Воронеж

Защита состоится 30 ноября 2010 г. в 1400 часов в конференц-зале на заседании диссертационного совета Д 212.037.06 ГОУ ВПО «Воронежский государственный технический университет» по адресу: 394026, г. Воронеж, Московский просп., 14.

С диссертацией можно ознакомиться в научно-технической библиотеке ГОУ ВПО «Воронежский государственный технический университет».

Автореферат разослан "¿8 " октября 2010 ]

Ученый секретарь диссертационного совета

Горлов М.И.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. На отечественном рынке микроэлектроники в настоящее время представлены программируемые логические интегральные схемы (ПЛИС), разработанные и серийно выпускаемые ОАО «КТЦ «ЭЛЕКТРОНИКА» на базе ОАО «ВЗПП-С» -5576ХС1Т/1Т1 (0.35 мкм), логической емкостью 50 тыс. вентилей, с возможностью многократного изменения конфигурации и функционально совместимые с зарубежными ПЛИС 10K50V фирмы Altera, а также интерфейсная ПЛИС 5576ХС2Т (0.35 мкм) логической емкостью 2.5 тыс. вентилей, предназначенная для аэрокосмических применений. Проблему разработки и серийного освоения высокоинтегрированных ПЛИС резко обостряет отсутствие в РФ современных кремниевых производств с технологическим уровнем 0.18 мкм и ниже.

В настоящее время по самым скромным оценкам в образцах отечественной радиоэлектронной аппаратуры (РЭА) применено более тысячи типов БИС и ПЛИС зарубежного производства. По информации Минпромторга на 174 предприятиях, разрабатывающих оборудование средств связи, систем ГЛОНАСС, цифрового телевидения и средств радиочастотной идентификации, доля импортной ЭКБ составляет 90%. Более половины используемых ПЛИС имеют логическую емкость 100 тыс. - 300 тыс. вентилей. Данная РЭА, которая появится на рынке до 2015 года, будет определять конкурентную способность отечественного производителя в этих приоритетных областях в РФ. Правительство РФ ставит задачу уменьшить к 2015 году долю импортной ЭКБ в разрабатываемой РЭА до 40%. На основании экспортной лицензии Министерства торговли США в Россию не поставляются БИС специального и военного назначения, изготовленные по стандарту Минобороны США M1L-STD-883. При использовании зарубежных ПЛИС в РЭА для проверки качества необходимо проведение сертификационных испытаний поставляемой продукции, и в конструкторской документации на ПЛИС часто не описаны отдельные функции (так называемые "недокументированные функцни", особенно связанные с тестовыми режимами).

Ввиду необходимости разработки современных высокоинтегрированных отечественных ПЛИС, в т.ч. ПЛИС двойного назначения с расширенным диапазоном рабочих температур -60 + 125 °С и напряжений питания, предлагается разработать ПЛИС степенью интеграции до 250 тыс. эквивалентных вентилей на базе технологии ХС018 (0.18 мкм КМОП-технологии кремниевой фабрики X-FAB Semiconductor Foundries, Германия), принимая во внимание тот факт, что в настоящее время подобное производство запускается на

ОАО «НИИМЭ и Микрон», г. Москва.

Топология ПЛИС представляет собой набор плотноупакованных повторяющихся элементов, количество которых в современных ПЛИС достигает более 1 миллиона, при этом каждый фрагмент на схемотехническом и топологическом уровне тщательно прорабатывается, чтобы обеспечить необходимую плотность и характеристики. Поэтому автоматизированные методы проектирования не применимы или применяются ограниченно. Следует отметить, что библиотеки стандартных элементов, предоставляемые кремниевыми зарубежными фабриками для логического и топологического проектирования СБИС, невозможно применить для проектирования ПЛИС, т.к. они не содержат специфических логических элементов ПЛИС; не удовлетворяют требованиям по размерам фрагментов и плотности топологии ПЛИС; аттестованы для использования в СБИС индустриального и коммерческого применения (в диапазоне температур -40 + 85 °С).

При проектировании высокоинтегрированных ПЛИС необходимо принимать во внимание влияние паразитных эффектов, характерных для субмикронных БИС. Прежде всего, следует учесть паразитную емкость связи между проводниками, приводящую к перекрестным искажениям и росту емкости нагрузки, паразитное падение напряжения в цепях питания и заземления, паразитное сопротивление проводников. Как следствие, наблюдается преобладание задержек распространения сигналов по токопрородящим дорожкам над задержками распространения сигналов в вентилях из-за наличия собственных сопротивлений и емкостей.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ГОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2004-34

"Исследование полупроводниковых материалов , А3В5) А4В6^ приборов и технологий их изготовления" г.р. 0120.0412882).

Цель работы. Целью данной работы являлись выбор базовой архитектуры, разработка и исследование основных функциональных блоков и топологическое планирование высокоинтегрированной отечественной ПЛИС двойного назначения, функциональной емкостью до 250 тыс. эквивалентных вентилей, числом логических элементов около 10 тысяч, встроенной памятью емкостью до 100 тыс. бит, с расширенным рабочим диапазоном температур (-60 + 125 °С), напряжений питания (1.62 В - 1.98 В) и ограничением по размеру

кристалла - не более 12.5x12.5 мм2 (размер ядра - не более 10.5x10.5 мм2).

Для достижения указанной цели были сформулированы следующие задачи:

1. Определить оптимальную архитектуру, тип конфигурационной ячейки и функциональные параметры основных блоков ПЛИС.

2. Используя сертифицированные Spice-модели и конструктивно-технологические требования (КТТ) технологии ХС018 кремниевой фабрики X-FAB Semiconductor Foundries (Германия) и САПР Cadence, разработать электрические схемы и топологические чертежи основных функциональных блоков: логического элемента (ЛЭ), входных и выходных коммутаторов к системам ЛМС и ГМС, массивов конфигурируемых логических блоков (КЛБ), программируемых элементов ввода/вывода (ЭВВ), реконфигурируемых блоков внутренней встроенной памяти (РБП), системы глобальных (ГМС) и локальных (ЛМС) матриц межсоединений; системы глобальных тактовых сигналов. Проектирование вести с учетом влияния паразитных эффектов, вызванных субмикронными размерами, и разброса параметров техпроцесса ХС018 (характеризуется 5 типами Spice-моделей).

3. Провести топологическое планирование и разработать в символьном виде (абстрактном представлении) топологию кристалла ПЛИС по КТТ техпроцесса ХС018 с учетом того, что кристаллы будут перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

4. Исследовать схемы программируемой коммутации межсоединений ПЛИС с использованием передаточных вентилей (ключей) в расширенном диапазоне температур и питающих напряжений, поскольку быстродействие ПЛИС, главным образом, определяется характеристиками трассировочных программируемых коммутаторов.

5. Разработать схему глобальной синхронизации элементов ПЛИС (дерево синхронизации) с учетом топологических размеров ПЛИС и резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров, произвести геометрическое позиционирование и оптимизировать размеры транзисторов буферных элементов цепей синхронизации, рассчитать оптимальную ширину шин металлизации, по которым распространяются синхросигналы, и провести расчет задержек распространения синхросигналов.

Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. Разработаны основные функциональные блоки и элементы высокоинтегрированных ПЛИС двойного назначения по архитектуре ППВМ, отличающиеся от известных технических решений тем, что параметры транзисторов в элементах и блоках рассчитаны для обеспечения работоспособности в расширенных рабочих диапазонах температур (-60 + 125 °С) и напряжений питания (1.62 В - 1.98 В).

2. Разработаны новые схемотехнические решения для схем программируемой коммутации, отличные от описанных в зарубежных публикациях.

3. Разработана методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большой площади кристалла ПЛИС.

Практическая значимость.

1. С использованием САПР CADENCE разработана электрическая схема и символьная топология ПЛИС в абстрактном представлении. Разработаны основные функциональные блоки, такие как электрические схемы коммутаторов матриц ГМС и ЛМС, КЛБ, ЛЭ и ЭВВ. При проектировании ПЛИС осуществлялся учет разброса параметров техпроцесса ХС018 и влияния паразитных эффектов, вызванных субмикронными размерами.

2. Топологическая прорисовка основных блоков и планирование кристалла ПЛИС позволили оценить, что на кристалле размером 11.5x12.5 мм2 (размером ядра 9.5x10.5 мм2) возможно разместить -1248 КЛБ (9984 ЛЭ), 98304 бит реконфигурируемой встроенной памяти (48 блоков по 2048 бит), что соответствует логической емкости 200 тыс. эквивалентных вентилей. По периметру возможно разместить до 260 контактных площадок для ЭВВ, шин питания Ucc и шин «земля».

3. Разработаны схемы программируемой коммутации межсоединений с использованием передаточных вентилей на п-МОПТ-ключах. На основании временного анализа выявлены решения, позволяющие минимизировать задержки переключения в цепях коммутации и устранить перекос времен задержек распространения сигналов tpHL и tpLH .

4. Разработана оптимальная конструкция электрической схемы дерева синхронизации. Произведено геометрическое позиционирование и оптимизация размеров транзисторов буферных элементов цепей синхронизации, рассчитана оптимальная ширина шин

металлизации, по которым распространяются синхросигналы, проведен расчет задержек распространения синхросигналов в ПЛИС.

5. Разработана топологическая библиотека элементов, входящих в состав ПЛИС, по КТТ технологии ХС018 с учетом того, что кристаллы будут перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

Основные положения, выносимые на защиту

1. Элементы конструкции высокоинтегрированной ПЛИС по архитектуре ППВМ с функциональной емкостью 200 тыс. эквивалентных вентилей, спроектированной по 0.18 мкм КМОП-технологии.

2. Конфигурация программируемых коммутаторов на комбинируемых мультиплексорных структурах для несегментированных межсоединений ПЛИС.

3. Методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большом кристалле ПЛИС.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, МНТОРЭС им. A.C. Попова, 2005-2006); 11 Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).

Публикации. По теме диссертации опубликовано 27 научных работ, в том числе 4 - в изданиях, рекомендованных ВАК РФ, учебное пособие, 3 патента РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: исследования особенностей логических и трассировочных ресурсов и метастабильности триггеров в зарубежных ПЛИС фирмы Altera при проектировании в САПР Quartus II микропроцессорных ядер [1-4,8,2126]; конструктивно-технологические решения ПЛИС-БМК[5-7,27]; методы, средства и концепция импортнозамещающей технологии ПЛИС-БМК[9-13]; архитектурные и схемотехнические решения для высокоинтегрированных ПЛИС[2,14-20].

Структура и объем работы. Диссертация состоит из введения, четырех глав, выводов и списка литературы из 67 наименований. Основная часть работы изложена на 135 страницах, содержит 32 таблицы и 101 рисунок.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении отмечены рост зависимости разработчиков РЭА от зарубежной электронной компонентной базы (ЭКБ), в т.ч. больших интегральных схем, которые относятся к критически важным технологиям, и необходимость современных отечественных разработок в секторе ПЛИС.

В первой главе рассматриваются различные архитектуры зарубежных ПЛИС и проблемы, связанные с проектировнием ПЛИС по субмикронным проектным нормам. В качестве архитектуры для разрабатываемой ПЛИС с числом эквивалентных вентилей до 250 тыс. выбирается архитектура типа "Программируемые пользователем вентильные матрицы".

Конфигурируемые логические блоки (КЛБ) ПЛИС содержат 8 ЛЭ, а каждый логический элемент содержит генератор комбинационных функций (ГФ), выполненный в виде таблицы перекодировок (ШТ-таблица), логику цепей ускоренного переноса и каскадирования, программируемый триггер для реализации функций последовательностной логики, логику выбора тактовых сигналов, логику управления сигналами сброса и установки.

В качестве структурной схемы функционального генератора (ГФ) булевых комбинационных функций ЛЭ выбирается 4-входовая таблица перекодировок. Для реализации функций последовательностной логики в ЛЭ включается программируемый О-триггер, тактируемый фронтом синхросигнала.

В качестве конфигурационной ячейки (КЯ) памяти КЛБ целесообразно использовать шеститранзисторную ячейку памяти, которая позволяет организовать конфигурационную память в виде системы произвольного доступа. Организация КЯ в виде системы произвольного доступа эффективна для ПЛИС с системой мониторинга состояния КЯ в процессе эксплуатации. Считывается содержимое конфигурационной памяти и сравнивается с эталонными значениями, и в случае сбоя конфигурационная память переписывается без потери работоспособности ПЛИС. Поэтому данное решение предпочтительнее для ПЛИС, предназначенных для высоконадежных применений. Кроме того, токи утечки при температуре +125 °С массива конфигурационной памяти на основе шеститранзисторной ячейки ниже по сравнению с массивом на основе пятитранзисторной ячейки.

Для организации внутренней структуры межсоединений ПЛИС выбирается многоуровневая структура (несегментированные межсоединения), основанная на глобальной (ГМС) и локальных (ЛМС)

матрицах межсоединений. Данная архитектура требует больших ресурсов на организацию межсоединений и пришла на смену более ранним сегментированным архитектурам, что связано с возможностью использования 6 уровней металлизации 0.18 мкм КМОП-технологии.

При переходе на субмикронные проектные нормы с учетом высокой плотности компоновки логических элементов и при снижении напряжения питания БИС с 5 В до 1.8 В необходимо при проектировании ПЛИС учесть влияние паразитных эффектов, вызванных субмикронными размерами, главным образом учесть паразитные емкости и сопротивления межсоединений. Для обеспечения реализации разрабатываемой ПЛИС в кристаллы с заданными геометрическими размерами - не более 12.5x12.5 мм2, выбирается 0.18 мкм КМОП-технология.

Во второй главе разрабатываются электрические схемы элементов ПЛИС по архитектуре ППВМ (рис.1, а) с использованием САПР Cadence и сертифицированных Spice-моделей кремниевой фабрики X-FAB Semiconductor Foundries (Германия) для технологических проектных норм 0.18 мкм КМОП-технологии с одним уровнем поликремния и шестью уровнями алюминиевой металлизации AlCu (0.5 % Си) с подслоем Ti с напряжением питания ядра 1.8 В и 3.3/5 В для ЭВВ периферии. Разработаны электрические схемы дерева синхронизации элементов ядра и периферии ПЛИС, схемы программируемой коммутации ГМС и ЛМС, КЛБ, ЛЭ (рис.1, б) и ЭВВ. Использование шести слоев токопроводящих дорожек AlCu при проектировании ПЛИС позволило улучшить конструктивно-топологические решения, сократить площадь, занимаемую схемой за счет уменьшения площади, отводимой под разводку, и увеличения плотности размещения элементов. Это привело к уменьшению длины межэлементных связей в ПЛИС и к снижению задержек распространения сигналов. При проектировании топологии ЛЭ по технологии 0.35 мкм его площадь составила 63.2x186.3 мкм2, после перехода на технологию 0.18 мкм - 43.2x130 мкм2. При проектировании топологии ЛМС по технологии 0.35 мкм ее площадь составила 131.7x187 мкм2, после перехода на технологию 0.18 мкм -57x130 мкм2.

В третьей главе проведено схемотехническое проектирование схем программируемой коммутации ГМС и ЛМС. На рис. 2 показано, как осуществляется коммутация сигналов с шин ГМС на ЛМС КЛБ и с ЛМС на входы ЛЭ. Программируемые коммутаторы могут быть выполнены как на мультиплексорных структурах с использованием п-МОПТ или КМОП-ключей, так и с использованием одного п-МОПТ

ключа на каждое 1гасЫо-рт соединение или их комбинацией. В случае использования мультиплексорных структур существует критический путь из трех или более последовательно соединенных п-МОПТ-ключей. Комбинированный вариант позволяет уменьшить число ключей в критическом пути и повысить быстродействие при незначительном увеличении числа конфигурационных ячеек памяти. Для уменьшения занимаемой площади КЛБ и увеличения быстродействия ШТ-таблица (ГФ) строится на п-МОПТ-ключах в виде «дерева» мультиплексоров. На выходе ШТ-таблицы находится буфер с восстановлением уровня. Выходы с ячеек конфигурационной памяти буферизуются. Остальные мультиплексоры, используемые в КЛБ, не управляемые динамически, а задающие конфигурацию логического элемента, реализуются в виде КМОП-ключей с целью выравнивания задержек сигналов и сокращения количества и размеров буферов. При проектировании ШТ-таблицы логического элемента на основе п-МОПТ ключей его площадь составила 48x24 мкм2, а на основе КМОП-ключей - 44x39 мкм2. Экспериментальные результаты показали, что типовое быстродействие ШТ-таблицы на основе п-МОПТ ключей выше, по сравнению с КМОП-ключами на 10%.

Схемотехническое моделирование, проведенное с целью исследования нагрузочной способности глобальных межсоединений с использованием ¡Зрюе-модели (наихудший случай), при крайних температурах и напряжениях питания показало, что программируемые коммутаторы на п-МОПТ ключах обладают большим быстродействием (на 10-15 %), по сравнению с коммутаторами на КМОП-ключах (рис. 3). Но при этом следует отметить, что при большом числе подключенных активных входов коммутаторов (более 230 к одной глобальной шине) начинает сказываться влияние р-МОП транзистора, включенного в цепи обратной связи инвертора с восстановлением уровня. Многочисленные маломощные р-МОП транзисторы в сумме формируют значительную токовую нагрузку на буферные каскады межсоединений при переключении из состояния логической 1 в состояние логического 0 и ухудшают быстродействие (рис. 3).

гки>-уИ> -

)в<Я>-у2ся>-

|6<)> — 1*<г>-

7ИШ>-

ФЫ-ллм-ffel.ll —

т>|. 1

И

«из

Wl.ll

«г.«*

уБ<Ц:

у»<17>-

■ 1

<<17>

*)аГ>

1

б)

Рис. 1. Архитектура ПЛИС (а) и схема логического элемента КЛБ (б)

Q

в) г) д)

Рис.2. Использование программируемых коммутаторов в ПЛИС: фрагмент схемы подключения ЛЭ к строкам и столбцам ГМС (а); фрагмент электрической схемы выходных коммутаторов в САПР Cadence (б); фрагмент входного коммутатора с использованием одного n-МОПТ-ключа на каждое track-to-pin соединение (в); фрагмент коммутатора на мультиплексорных структурах (г); фрагмент комбинированной структуры (д)

Рис.3. Зависимость задержки 30

распространения сигнала от 0 25

количества подключенных ЛЭ к =.20

цепи ГМС при переключении из 1 в = is

О (Spice-модель ws, Г = 125 °С, ** 10

С/сс=1.62 В): 1 - коммутаторы нап- 5 МОПТ ключах; 2 - коммутаторы на 0 КМОП-ключах

В четвертой главе приведено проектирование схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом паразитных эффектов, вызванных влиянием субмикронных проектных норм и распределением ЛЭ и ЭВВ на большой площади кристалла ПЛИС. Дерево синхронизации обычно включает цепи, которые используются для доставки глобального тактового сигнала в различные части кристалла, вплоть до последнего каскада, отвечающего за локальное распределение тактовых сигналов с учетом колебаний нагрузки. В настоящее время при проектировании субмикронных цифровых БИС широко используются автоматизированные методы экстракции паразитных RC-параметров из топологических представлений БИС в формате GDSII. Однако высокая плотность топологии элементов ПЛИС, проектируемой на транзисторном уровне, большое количество компонентов (более 20 млн. транзисторов), трудности анализа текстовых файлов netlist, включающих паразитные RC-параметры (примерно 100 млн. строк) и ограничения средств моделирования Spectre, Spice и ultraSim, входящих в САПР CADENCE не позволяют в настоящее время провести расчет задержек глобальных схем синхронизации ПЛИС автоматизированным способом с учетом паразитных RC-параметров. Большинство крупных западных компаний имеют собственные программные средства для выполнения анализа критических путей глобальных сигналов с учетом паразитных структур, выделенных из топологии высокоинтегрированных СБИС. Поэтому использование «ручных» методов учета паразитных параметров на начальном этапе проектирования глобальных цепей дерева синхронизации полностью обосновано.

В отличие от традиционных методов проектирования заказных БИС, таких как микропроцессоры, запоминающие устройства и др., геометрическая структура дерева синхронизации (размещение буферных каскадов по площади кристалла) является фиксированной и не может быть изменена для различных схемных решений (проектов),

Количество подключенных ЛЭ к глобальному межсоединению ряда, N

реализуемых на ПЛИС. Более того, входы КЛБ и соответственно ЛЭ подключены к дереву синхронизации через программируемые коммутаторы. В результате емкостная нагрузка в различных узлах дерева синхронизации может меняться в зависимости от того, подключен или не подключен тот или иной КЛБ (ЛЭ) к цепи. Следует учесть, что, как правило, в ПЛИС имеется несколько выделенных входов, которые могут использоваться для синхронизации проекта в ПЛИС. Распределение логических элементов, подключаемых к различным цепям синхронизации, зависит от схемного проекта, реализуемого на ПЛИС, и не может быть заранее предопределено до изготовления ПЛИС.

Метод буферизации тактового сигнала, используемый при разработке дерева синхронизации БИС, может вносить дополнительный разброс задержек тактового сигнала, если нагрузка для одного из сигналов оказывается значительно большей, чем для других. Задержка распространения тактового сигнала в цепях с большей нагрузкой будет больше из-за увеличения задержки переключения выходных транзисторов и времени нарастания и спада сигнала и . Различие в длине токопроводящих дорожек синхросигналов также способствует увеличению времени расфазировки тактового сигнала .

Предлагается следующая методика расчета схемы глобальной синхронизации элементов проектируемой ПЛИС (дерева синхронизации). Перемещением позиции буферов дерева синхронизации на кристалле уменьшаем задержку распространения тактового сигнала за счет оптимизации длины токопроводящих дорожек. После того, как буферная позиция оптимизирована, контролируем разброс тактового сигнала в узлах дерева синхронизации. Если он больше, чем заданное значение (например, 0.3 не), изменяем геометрические размеры транзисторов буферов до тех пор, пока разброс не станет меньше 0.3 не. Если разбалансировка задержек (расфазировка) тактового сигнала не удовлетворяет требованиям, вновь меняем позиции буферов на кристалле. Первоначально ширину шины тактового сигнала выбираем с условием обеспечения максимально допустимой плотности тока для того, чтобы не допустить возникновения электромиграции. Затем увеличиваем ширину шины до тех пор, пока уменьшение задержки не достигнет насыщения.

Модель емкости токопроводящих дорожек включает: емкость параллельных пластинок и краевую емкость, моделируемую цилиндрическим проводником, диаметр которого равен толщине

дорожки. Для приближенных расчетов используется следующая формула для вычисления паразитной емкости токопроводящей дорожки: С = Сг+Ср =(«ri-/-w)+2-/-ар66, где сг1 - удельная поверхностная ёмкость с нижележащим металлом, аф/мкм2; и W — длина и ширина дорожки; ар66 - краевая емкость или емкость

периметра шестого слоя. Множитель 2 в формуле учитывает две стороны токопроводящей дорожки при расчете краевой емкости, а ее толщиной пренебрегают. Удельные и краевые емкости берутся из технологических файлов кремниевых фабрик. Если рассматриваемая токопроводящая дорожка находится в двух верхних слоях металлизации, например, в шестом и пятом слое, то С = С, + Ср = (стЛ. • I • w)+ 2 • I ■ ар66 + 2 • I-ap6S. Если перекрытие по

площади с нижележащим металлом составляет от 10 до 50 %, то это учитывается коэффициентом в емкости параллельных пластинок С = 0.5 ■ Cj + Ср . Если расстояние между проводниками 2 мкм, а минимальное расстояние по КТТ 0.46 мкм, то влияние краевой емкости ослабляется в 4.35 раза: С = 0.5 • С, + С /4.35 ■

Задержки распространения синхросигналов { , /pHL и значения фронтов tLH и tHL в блоках дерева синхронизации определялись с помощью схемотехнического моделирования. Рис. 4 демонстрирует схему для расчета и оптимизации задержек распространения синхросигнала от выделенного входа clock до буферов рядов КЛБ, в которой учитываются паразитные емкости нагрузки.

С помощью средств верификации САПР Cadence из топологии кристалла была проведена экстракция паразитных параметров (RCX) для отдельных выделенных цепей дерева синхронизации, которые подтвердили правильность «ручных» расчетов.

Разработанная архитектура дерева синхронизации после оптимизации (наилучший вариант архитектурного позиционирования оптимизированных буферных каскадов дерева синхронизации) позволяет распределять тактовый сигнал с выделенного входа посредством глобальных и локальных генераторов с максимальной расфазировкой сигнала: 0.25 не для триггеров ЛЭ ядра ПЛИС; 0.15 не для триггеров ЭВВ колонки; 0.2 не для триггеров ЭВВ ряда.

Коммутаторы глобальных синхросигналов (подключают выбранный синхросигнал ко входам программируемых триггеров ЛЭ и ЭВВ) целесообразно выполнять на КМОП-ключах для исключения эффекта, связанного с влиянием р-МОП транзистора, включенного в

цепи обратной связи инвертора с восстановлением уровня, описанного в главе 3.

Г уу 1

V» »»»«»•»«Г*то» 1.. . | V........—/-V ГУ---

--:- -и-_

\ АЛ/ зГГ'Г--™

-; -..................1-............

■• -4.............»......т..... ■-,'■ -....................

.г' ■■:............— ■ —.......!............... ....;. "—.........Н--------

У

/ГЛП14 ■■■Г ■ ■ '

........ •■•

б)

Рис.4. Фрагмент схемы дерева синхронизации ПЛИС для расчета и оптимизации задержек распространения синхросигналов г , г от

выделенного входа до входных буферов блоков более низкого уровня (в нагрузке - паразитная ёмкость и сопротивление шин) (а) и формы синхросигналов на тактовых входах блоков ПЛИС: - сигналы

на тактовом входе ближнего ряда (до и после инвертора); \уЗ, уу4 -сигналы на тактовом входе дальнего ряда (до и после инвертора)

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

На основании проведенных в диссертации исследований получены следующие научно-технические результаты:

1. В качестве архитектуры для высокоинтегрированных ПЛИС двойного назначения с расширенным диапазоном рабочих температур (-60 + 125 °С) и питающих напряжений (1.62 В - 1.98 В) выбрана архитектура типа "Программируемые пользователем вентильные матрицы" с многоуровневой структурой, основанной на глобальной (ГМС) и локальных (ЛМС) матрицах межсоединений. КЛБ разрабатываемой ПЛИС содержат 8 логических элементов (ЛЭ). Функциональный генератор ЛЭ - 4-входовая таблица перекодировок. На кристалле размером 11.5x12.5 мм2 (размером ядра 9.5x10.5 мм2) размещается - 1248 КЛБ (9984 ЛЭ), 98304 бит реконфигурируемой встроенной памяти (48 блоков по 2048 бит), что соответствует логической емкости 200 тыс. эквивалентных вентилей.

2. С использованием САПР CADENCE разработаны иерархическая электрическая схема и символьная топология ПЛИС в абстрактном представлении. Разработаны основные функциональные блоки, такие как электрические схемы коммутаторов матриц ГМС и ЛМС, КЛБ, ЛЭ и ЭВВ. При проектировании ПЛИС осуществлялся учет разброса параметров техпроцесса ХС018 и влияния паразитных эффектов, вызванных субмикронными размерами.

3. Разработана топологическая библиотека элементов, входящих в состав ПЛИС, по КТТ технологии ХС018 с учетом того, что кристаллы будут перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

4. Разработаны схемы программируемой коммутации межсоединений с использованием передаточных вентилей, позволяющие минимизировать задержки переключения в цепях коммутации и устранить перекос времен задержек распространения сигналов tpHL и tpLH. Программируемые коммутаторы могут быть

выполнены как на мультиплексорных структурах с использованием п-МОПТ или КМОП-ключей, так и с использованием одного п-МОПТ ключа на каждое track-to-pin соединение или их комбинацией. В случае использования мультиплексорных структур существует критический путь из трех или более последовательно соединенных п-МОПТ-ключей. Комбинированный вариант позволяет уменьшить число ключей до двух в критическом пути и повысить быстродействие коммутаторов при незначительном увеличении числа конфигурационных ячеек памяти. Схемотехническое моделирование, проведенное с целью исследования

нагрузочной способности глобальных межсоединений при крайних температурах и напряжениях питания, показало, что программируемые коммутаторы на n-МОПТ ключах обладают большим быстродействием по сравнению с коммутаторами на КМОП-ключах.

5. Разработана методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большом кристалле ПЛИС. С помощью этой методики определена оптимальная конструкция электрической схемы дерева тактовых синхросигналов, произведено геометрическое позиционирование и оптимизированы размеры транзисторов буферных элементов цепей синхронизации, рассчитаны оптимальные геометрические размеры шин металлизации, по которым распространяются синхросигналы, и проведен расчет задержек распространения синхросигналов.

Основные результаты диссертации опубликованы в следующих

работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Проектирование микропроцессорных ядер для реализации в базисе ПЛИС / A.B. Строганов, А.И. Буслов, O.A. Золотухина, С.А. Цыбин // Вестник Воронежского государственного технического университета. 2009. Т.5. № 3. С.46-51.

2. Строганов A.B. Метастабильность триггеров программируемых логических ИС / A.B. Строганов, А.И. Буслов, С.А. Цыбин // Вестник Воронежского государственного технического университета. 2009. Т.5. №3. С.83-87.

3. Строганов A.B. Проектирование процессора с использованием высокоуровневого языка описания аппаратных средств VHDL/ A.B. Строганов, С.А. Цыбин // Вестник Воронежского государственного технического университета. 2009. № 12. Т.5. С.61-65.

4. Разработка модели микропроцессорного ядра в системе Matlab/ Simulink/A.B. Строганов, С.А. Цыбин, А.И. Буслов, О.А.Золотухина// Вестник Воронежского государственного технического университета. 2009. № 12. Т.5. С.78-83.

Патентные документы

5. Пат. 1690513 Российская Федерация, МПК5 H01L 27/118. Базовое матричное устройство / С.А. Цыбин, A.B. Быстрицкий; № 4681810/25; заявл. 19.04.89; опубл. 04.02.93, Бюл. №4.

6. Пат. 2017266 Российская Федерация, МПК5 H01L 21/28. Способ изготовления БИС на основе вентильных матриц / С.А. Цыбин, Н.Я. Мещеряков; № 4890991/25; заявл. 17.12.90; опубл. 30.07.94, Бюл. №14.

7. Пат. 2029414 Российской Федерация, МПК6 H01L 21/82. Способ изготовления структур КМОП БИС/ С.А.Цыбин, Н.Я.Мещеряков; № 5034338/25; заявл. 26.03.92; опубл. 20.02.95, Бюл. №5.

Книги

8. Строганов A.B. Проектирование сложно-функциональных блоков в базисе ПЛИС: учеб. пособие / A.B. Строганов, С.А. Цыбин. Воронеж: ВГТУ, 2010.333 с.

Статьи и материалы конференций

9. Цыбин С.А. Методы и средства интегральной технологии ПЛИС + БМК / С.А. Цыбин, A.B. Быстрицкий // Электронная промышленность. 1994. №4-5. С.49-51.

10. Разработка и опыт применения технологии ПЛИС-БМК в тепловизионной электронике / В.Г. Евстигнеев, А.Н. Кошарновский, Е.В. Дегтярев, С.А. Цыбин // Прикладная физика. 2000. № 24. С. 117-119.

11. Импортозамещающая технология ПЛИС-БМК. 4.1. Разработка радиоэлектронной аппаратуры двойного назначения / В.Г. Евстигнеев, А.Н. Кошарновский, Е.В. Дегтярев, М.И Критенко, С.А. Цыбин // Компоненты и технологии. 2004. № 7. С. 1-17.

12. Импортозамещающая технология ПЛИС-БМК. 4.2. Перевод проектов ПЛИС в полузаказные БИС по технологии ПЛИС-БМК /

B.Г. Евстигнеев, А.Н. Кошарновский, Е.В. Дегтярев, М.И Критенко,

C.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2004. № 8. С.10-15.

13. Импортозамещающая технология ПЛИС-БМК. Ч.З. Оценка логической емкости программируемых логических ИС / Е.В. Евстигнеев, С.А. Лаас, С.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2004.N9. С.98-100.

14. Строганов A.B. Тестер цифровых БИС, поддерживающих технологию периферийного сканирования / A.B. Строганов, С.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2005. № 3. С.60-65.

15. Проектирование ПЛИС для космических применений / В.А. Телец, С.А. Цыбин, С.Б. Подъяпольский, A.B. Быстрицкий // Элементная база космических систем: материалы конф.; под. ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2005. С.75-90.

16 Цыбин С.А. Интерфейсная ПЛИС повышенной надежности/ С.А. Цыбин, A.B. Быстрицкий // Электроника: наука, технология, бизнес. 2006. № 7. С.60-65.

17. Цыбин С.А. Особенности построения интерфейсной ПЛИС / С.А. Цыбин, A.B. Быстрицкий, С.И.Скуратович. // Элементная база космических систем: материалы конф.; под ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2006. С.83-89.

18. Цыбин С.А. СФ-блоки программируемых пользователем логических ядер / С.А. Цыбин, A.B. Быстрицкий, С.И, Скуратович // Элементная база космических систем: материалы конф.; под ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2006. С.90-98.

19. Цыбин С.А. Архитектура отказоустойчивой ПЛИС емкостью свыше 100 тыс. вентилей / С.А. Цыбин, A.B. Быстрицкий, С.И. Скуратович // Проблемы разработки перспективных микроэлектронных систем: сб тр. II Всерос. науч.-техн. конф.; под ред. A.JI. Стемгасовского. М.: ИППМ РАН, 2006. С.376-381.

20. Цыбин С.А. Программируемые пользователем логические ядра для построения "систем на кристалле" / С.А. Цыбин, A.B. Быстрицкий, С.И. Скуратович // Проблемы разработки перспективных микроэлекгронных систем: сб тр. II Всерос. науч.-техн. конф.; под ред. А.Л. Сгемпковского. М.: ИППМ РАН, 2006. С.391-396.

21. Строганов A.B. Использование различных типов памяти при проектировании учебного микропроцессорного ядра для реализации в базисе ПЛИС / A.B. Строганов, С.А. Цыбин // Компоненты и технологии.

2009. № 12. С.92-96.

22. Использование различных типов памяти при проектировании микропроцессорных ядер / A.B. Строганов, С.А. Цыбин А.И. Буслов, O.A. Золотухина // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. Воронеж: ВГТУ. 2009. С.84-90.

23. Проектирование процессора с фиксированной запятой в САПР ПЛИС Quartus II / A.B. Строганов, С.А. Цыбин, С.И.Давыдов, O.A. Золотухина // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. Воронеж: ВГТУ, 2009. С.91-95.

24. Проектирование процессора с фиксированной запятой в системе Matlab/Simulink / A.B. Строганов, С.А. Цыбин А.И. Буслов, O.A. Золотухина // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. Воронеж: ВГТУ, 2009. С.96-99.

25. Строганов A.B. Проектирование микропроцессорных ядер с использованием приложения StateFlow системы Matlab/Simulink / A.B. Строганов, С.А. Цыбин, А.И. Буслов // Компоненты и технологии.

2010. № 1. С.66-70.

26. Строганов A.B. Использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании микропроцессорных ядер / A.B. Строганов, С.А. Цыбин // Компоненты и технологии. 2010. № 2. С.39-42.

27. Строганов A.B. Учет резистивно-емкостных эффектов при проектировании цифровых БИС по субмикронным проектным нормам / A.B. Строганов, С.А. Цыбин //" i технологии. 2010. № 9. С.46 -

Подписано в печать 26.10.2010. Формат 60 х 84/16. Бумага для множительных аппаратов. Усл. печ. л. 1,0. Тираж 90 экз. Заказ № 4/72 ГОУ ВПО «Воронежский государственный технический университет» 394026 Воронеж, Московский просп., 14

49.

ВВЕДЕНИЕ

ГЛАВА 1. ВЫБОР АРХИТЕКТУРЫ ДЛЯ ВЫСОКОИНТЕГРИРОВАННЫХ

ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

1.1. Основные архитектуры и тенденции развития зарубежных программируемых логических интегральных схем

1.2. Обобщенная модель ПЛИС по архитектуре программируемые пользователем вентильные матрицы

1.3. Проблемы, связанные с проектированием БИС по субмикронным проектным нормам, и методы их решения

1.4. Выводы к главе

ГЛАВА 2. КОНСТРУКТИВНО-ТЕХНОЛОГИЧЕСКИЕ РЕШЕНИЯ ПРИ ПРОЕКТИРОВАНИИ ВЫСОКОИНТЕГРИРОВАННЫХ ПЛИС

2.1. Основные схемотехнические особенности проектируемой ПЛИС

2.2. Архитектурное планирование топологии кристалла ПЛИС

2.3. Методика схемотехнического моделирования временных характеристик ПЛИС

2.4. Выводы к главе

ГЛАВА 3. ПРОЕКТИРОВАНИЕ СХЕМ КОММУТАЦИИ МЕЖСОЕДИНЕНИЙ ПЛИС

3.1. Схемотехника программируемых коммутаторов ПЛИС

3.2. Исследование передаточных вентилей программируемых коммутаторов

3.3. Проектирование схем коммутации по 0.35 мкм КМОП-технологии

3.4. Проектирование схем коммутации по 0.18 мкм КМОП-технологии

3.5.-Выводыкглаве

ГЛАВА 4. СИНХРОНИЗАЦИЯ В ПЛИС ПО СУБМИКРОННЫМ ПРОЕКТНЫМ НОРМАМ С УЧЕТОМ ПАРАЗИТНЫХ ЭФФЕКТОВ

4.1. Методика расчета резистивно-емкостных паразитных эффектов и задержек распространения синхросигналов при проектировании дерева синхронизации ПЛИС

4.2. Выводы к главе 4 128 ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ 129 БИБЛИОГРАФИЧЕСКИЙ СПИСОК

На отечественном рынке микроэлектроники в настоящее время представлены программируемые логические интегральные схемы (ПЛИС), разработанные и серийно выпускаемые ОАО «КТЦ «ЭЛЕКТРОНИКА» на базе ОАО «ВЗПП-С» - 5576ХС1Т/1Т1 (0.35 мкм), логической емкостью 50 тыс. вентилей, с возможностью многократного изменения конфигурации и функционально совместимые с зарубежными ПЛИС 10K50V фирмы Altera, а также интерфейсная ПЛИС 5576ХС2Т (0.35 мкм) логической емкостью 2.5 тыс. вентилей, предназначенная для аэрокосмических применений. Проблему разработки и серийного освоения высокоинтегрированных ПЛИС резко обостряет отсутствие в РФ современных кремниевых производств с технологическим уровнем 0.18 мкм и ниже.

В настоящее время по самым скромным оценкам в образцах отечественной радиоэлектронной аппаратуры (РЭА) применено более тысячи типов БИС и ПЛИС зарубежного производства. По информации Минпромторга на 174 предприятиях, разрабатывающих оборудование средств связи, систем ГЛОНАСС, цифрового телевидения и средств радиочастотной идентификации, доля импортной ЭКБ составляет 90%. Более половины используемых ПЛИС имеют логическую емкость 100 тыс. - 300 тыс. вентилей. Данная РЭА, которая появится на рынке до 2015 года, будет определять конкурентную способность отечественного производителя в этих приоритетных областях в РФ. Правительство РФ ставит задачу уменьшить к 2015 году долю импортной ЭКБ в разрабатываемой РЭА до 40%. На основании экспортной лицензии Министерства торговли США в Россию не поставляются БИС специального и военного назначения, изготовленные по стандарту Минобороны США MIL-STD-883. При использований зарубежных ПЛИС в РЭА для проверки качества необходимо проведение сертификационных испытаний поставляемой продукции, и в конструкторской документации на ПЛИС часто не описаны отдельные функции (так называемые "недокументированные функции", особенно связанные с тестовыми режимами).

Ввиду необходимости разработки современных высокоинтегрированных < отечественных ПЛИС, в т.ч. ПЛИС двойного назначения с расширенным диапазоном рабочих температур -60 + 125 °С и напряжений питания, предлагается разработать ПЛИС степенью интеграции до 250 тыс. эквивалентных вентилей на базе технологии ХС018 (0.18 мкм КМОП-технологии кремниевой фабрики X-FAB Semiconductor Foundries, Германия), принимая во внимание тот факт, что в настоящее время подобное производство запускается на ОАО «НИИМЭ и Микрон», г. Москва.

Топология ПЛИС представляет собой набор плотноупакованных повторяющихся элементов, количество которых в современных ПЛИС достигает более 1 миллиона, при этом каждый фрагмент на схемотехническом и топологическом уровне тщательно прорабатывается, чтобы обеспечить необходимую плотность и характеристики. Поэтому автоматизированные методы проектирования не применимы или применяются ограниченно. Следует отметить, что библиотеки стандартных элементов, предоставляемые кремниевыми зарубежными фабриками для логического и топологического проектирования СБИС, невозможно применить для проектирования ПЛИС, т.к. они не содержат специфических логических элементов ПЛИС; не удовлетворяют требованиям по размерам фрагментов и плотности топологии ПЛИС; аттестованы для использования • в СБИС индустриального и коммерческого применения (в диапазоне температур -40 + 85 °С ).

При проектировании высокоинтегрированных ПЛИС необходимо принимать во внимание влияние паразитных эффектов, характерных для субмикронных БИС. Прежде всего, следует учесть паразитную емкость связи между проводниками, приводящую к перекрестным искажениям и росту емкости нагрузки, паразитное падение напряжения в цепях питания и заземления, паразитное сопротивление проводников. Как следствие, наблюдается преобладание задержек распространения сигналов по токопроводящим дорожкам над задержками распространения сигналов в вентилях из-за наличия собственных сопротивлений и емкостей.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ГОУ ВПО «Воронежский государственный технический университет» по теме

НИР ГБ 2004-34 "Исследование полупроводниковых материалов , А3В5^ приборов и технологий их изготовления" (N г.р. 0120.0412882).

Цель работы. Целью данной работы являлись выбор базовой архитектуры, разработка и исследование основных функциональных блоков и топологическое планирование высокоинтегрированной отечественной ПЛИС двойного назначения, функциональной емкостью до 250 тыс. эквивалентных вентилей, числом логических элементов около 10 тысяч, встроенной памятью емкостью до 100 тыс. бит, с расширенным рабочим диапазоном температур (-60+ 125 °С), напряжений питания (1.62 В - 1.98 В) и ограничением по размеру кристалла - не более 12.5x12.5 мм (размер ядра — не более 10.5x10.5 мм2).

Для достижения указанной цели были сформулированы следующие задачи:

1. Определить оптимальную архитектуру, тип конфигурационной ячейки и функциональные параметры основных блоков ПЛИС.

2. Используя сертифицированные Spice-модели и конструктивно-технологические требования (КТТ) технологии ХС018 кремниевой фабрики X-FAB Semiconductor Foundries (Германия) и САПР Cadence, разработать электрические схемы и топологические чертежи основных функциональных блоков: логического элемента (ЛЭ), входных и выходных коммутаторов к системам ЛМС и ГМС, массивов конфигурируемых логических блоков (КЛБ), программируемых элементов ввода/вывода (ЭВВ), реконфигурируемых блоков внутренней встроенной памяти (РБП), системы глобальных (ГМС) и локальных (ЛМС) матриц межсоединений; системы глобальных тактовых сигналов. Проектирование вести с учетом влияния паразитных эффектов, вызванных субмикронными размерами, и разброса параметров техпроцесса ХС018 (характеризуется 5 типами Spice-моделей).

3. Провести топологическое планирование и разработать в символьном виде (абстрактном представлении) топологию кристалла ПЛИС по КТТ техпроцесса ХС018 с учетом того, что кристаллы будут перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

4. Исследовать схемы программируемой коммутации межсоединений ПЛИС с использованием передаточных вентилей (ключей) в расширенном диапазоне температур и питающих напряжений, поскольку быстродействие ПЛИС, главным образом, определяется характеристиками трассировочных программируемых коммутаторов.

5. Разработать схему глобальной синхронизации элементов ПЛИС (дерево синхронизации) с учетом топологических размеров ПЛИС и резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров, произвести геометрическое позиционирование и оптимизировать размеры транзисторов буферных элементов цепей синхронизации, рассчитать оптимальную ширину шин металлизации, по которым распространяются синхросигналы, и провести расчет задержек распространения синхросигналов.

Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. Разработаны основные функциональные блоки и элементы высокоинтегрированных ПЛИС двойного назначения по архитектуре 111ШМ, отличающиеся от известных технических решений тем, что параметры транзисторов в элементах и блоках рассчитаны для обеспечения работоспособности в расширенных рабочих диапазонах температур (-60 + 125 °С) и напряжений питания (1.62 В - 1.98 В).

2. Разработаны новые схемотехнические решения для схем программируемой коммутации, отличные от описанных в зарубежных публикациях.

3. Разработана методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большой площади кристалла ПЛИС.

Практическая значимость.

1. С использованием САПР CADENCE разработана электрическая схема и символьная топология ПЛИС в абстрактном представлении. Разработаны основные функциональные блоки, такие как электрические схемы коммутаторов матриц ГМС и ЛМС, КЛБ, ЛЭ и ЭВВ. При проектировании ПЛИС осуществлялся учет разброса параметров техпроцесса ХС018 и влияния паразитных эффектов, вызванных субмикронными размерами.

2. Топологическая прорисовка основных блоков и планирование кристалла А

ПЛИС позволили оценить, что на кристалле размером 11.5x12.5 мм (размером ядра 9.5x10.5 мм2) возможно разместить - 1248 КЛБ (9984 ЛЭ), 98304 бит реконфигурируемой встроенной памяти (48 блоков по 2048 бит), что соответствует логической емкости 200 тыс. эквивалентных вентилей. По периметру возможно разместить до 260 контактных площадок для ЭВВ, шин питания Ucc и шин «земля».

3. Разработаны схемы программируемой коммутации межсоединений с использованием передаточных вентилей на n-МОПТ-ключах. На основании временного анализа выявлены решения, позволяющие минимизировать задержки переключения в цепях коммутации и устранить перекос времен задержек распространения сигналов tphl и tplh .

4. Разработана оптимальная конструкция электрической схемы дерева синхронизации. Произведено геометрическое позиционирование и оптимизация размеров транзисторов буферных элементов цепей синхронизации, рассчитана оптимальная ширина шин металлизации, по которым распространяются синхросигналы, проведен расчет задержек распространения синхросигналов в ПЛИС.

5. Разработана топологическая библиотека элементов, входящих в состав ПЛИС, по КТТ технологии ХС018 с учетом того, что кристаллы будут перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

Основные положения, выносимые на защиту

1. Элементы конструкции высокоинтегрированной ПЛИС по архитектуре ППВМ с функциональной емкостью 200 тыс. эквивалентных вентилей, спроектированной по 0.18 мкм КМОП-технологии.

2. Конфигурация программируемых коммутаторов на комбинируемых мультиплексорных структурах для несегментированных межсоединений ПЛИС.

3. Методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большом кристалле ПЛИС.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, МНТОРЭС им. A.C. Попова, 2005-2006); II Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).

Публикации. По теме диссертации опубликовано 27 научных работ, в том числе 4 - в изданиях рекомендованных ВАК РФ, учебное пособие, 3 патента РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: исследования особенностей логических и трассировочных ресурсов и метастабильности триггеров в зарубежных ПЛИС фирмы Altera при проектировании в САПР Quartus II микропроцессорных ядер [1-4,8,21-26]; конструктивно-технологические решения ПЛИС-БМК[5-7,27]; методы, средства и концепция импортозамещающей технологии ПЛИС-БМК[9-13]; архитектурные и схемотехнические решения для высокоинтегрированных ПЛИС [2,14-20].

Структура и объем работы. Диссертация состоит из введения, четырех глав, выводов и списка литературы из 67 наименований. Основная часть работы изложена на 135 страницах, содержит 32 таблицы и 101 рисунок.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

На основании проведенных в диссертации исследований получены следующие научно-технические результаты:

1. В качестве архитектуры для высокоинтегрированных ПЛИС двойного назначения с расширенным диапазоном рабочих температур -60 + 125 °С и питающих напряжений (1.62 В - 1.98 В) выбрана архитектура типа «Программируемые пользователем вентильные матрицы» с многоуровневой структурой, основанной на глобальной (ГМС) и локальных (ЛМС) матрицах межсоединений. КЛБ разрабатываемой ПЛИС содержат 8 логических элементов (ЛЭ). Функциональный генератор ЛЭ - 4 входовая таблица л перекодировок. На кристалле размером 11.5x12.5 мм (размером ядра 9.5x10.5 мм2) размещается - 1248 КЛБ (9984 ЛЭ), 98304 бит реконфигурируемой встроенной памяти (48 блоков по 2048 бит), что соответствует логической емкости 200 тыс. эквивалентных вентилей.

2. С использованием САПР CADENCE разработана иерархическая электрическая схема и символьная топология ПЛИС в абстрактном представлении. Разработаны основные функциональные блоки, такие как электрические схемы коммутаторов матриц ГМС и ЛМС, КЛБ, ЛЭ и ЭВВ. При проектировании ПЛИС осуществлялся учет разброса параметров техпроцесса ХС018 и влияния паразитных эффектов, вызванных субмикронными размерами.

3. Разработана топологическая библиотека элементов, входящих в состав ПЛИС, по КТТ технологии ХС018 с учетом того, что кристаллы будут I перепроектироваться под подобный техпроцесс отечественной кремниевой фабрики ОАО «НИИМЭ и Микрон».

4. Разработаны схемы программируемой коммутации межсоединений с использованием передаточных вентилей, позволяющие минимизировать задержки переключения в цепях коммутации и устранить перекос времен задержек распространения сигналов ^рнь и ^pLH. Программируемые коммутаторы могут быть выполнены как на мультиплексорных структурах с использованием n-МОПТ или КМОП-ключей, так и с использованием одного п-МОПТ ключа на каждое 1:гаск-1;о-рт соединение или их комбинацией. В случае использования мультиплексорных структур существует критический путь из трех или более последовательно соединенных п-МОПТ-юпочей. Комбинированный вариант позволяет уменьшить число ключей до двух в критическом пути и повысить быстродействие коммутаторов при незначительном увеличении числа конфигурационных ячеек памяти. Схемотехническое моделирование, проведенное с целью исследования нагрузочной способности глобальных межсоединений при крайних температурах и напряжениях питания, показало, что программируемые коммутаторы на п-МОПТ ключах обладают большим быстродействием по сравнению с коммутаторами на КМОП-ключах.

5. Разработана методика расчета цепей схемы глобальной синхронизации элементов ПЛИС (дерева синхронизации) с учетом резистивно-емкостных паразитных эффектов, вызванных влиянием субмикронных размеров и распределением ЛЭ и ЭВВ на большом кристалле ПЛИС. С помощью этой методики определена оптимальная конструкция электрической схемы дерева тактовых синхросигналов, произведено геометрическое позиционирование и оптимизированы размеры транзисторов буферных элементов цепей синхронизации, рассчитаны оптимальные геометрические размеры шин металлизации, по которым распространяются синхросигналы, и проведен расчет задержек распространения синхросигналов.

1. Цыбин С.А., Быстрицкий A.B. Методы и средства интегральной технологии ПЛИС+БМК / Электронная промышленность. 1994. № 4-5. С. 4951.

2. Евстигнеев В.Г., Кошарновский А.Н., Дегтярев Е.В., Цыбин С.А. Разработка и опыт применения технологии ПЛИС-БМК в тепловизионной электронике / Прикладная физика. 2000. N 24. С. 117-119.

3. Евстигнеев В.Г., Кошарновский А.Н., Дегтярев Е.В., Критенко М.И., Цыбин С.А. Импортозамещающая технология ПЛИС-БМК. Часть 1. Разработка радиоэлектронной аппаратуры двойного назначения // Компоненты и технологии. 2004. N7. С. 1-17.

4. Евстигнеев В.Г., Кошарновский А.Н., Дегтярев Е.В., Критенко М.И., Цыбин С.А. Быстрицкий A.B.Импортозамещающая технология ПЛИС-БМК. Часть 2. Перевод проектов ПЛИС в полузаказные БИС по технологии ПЛИС-БМК // Компоненты и технологии. 2004. N8. С. 10-15.

5. Строганов A.B. Проектирование сложно-функциональных блоков в базисе ПЛИС: учеб. пособие / A.B. Строганов, С.А. Цыбин. Воронеж: ГОУВПО "Воронежский государственный технический университет", 2010. 333 с.

6. Евстигнеев Е.В., Лаас С.А., Цыбин С.А., Быстрицкий A.B. Импортозамещающая технология ПЛИС-БМК. Часть 3. Оценка логической емкости программируемых логических ИС // Компоненты и технологии. 2004. N9. С. 98-100.

7. Цыбин С.А., Быстрицкий A.B. Интерфейсная ПЛИС повышенной надежности // Электроника: наука, технология, бизнес. 2006. N 7. С. 60-65.

8. Телец В.А., Цыбин С.А., Подъяпольский С.Б., Быстрицкий A.B. Проектирование ПЛИС для космических применений. Элементная база космических систем. Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2005, С. 75-90.

9. Цыбин С.А., Быстрицкий A.B., Скуратович C.B. Особенности построения интерфейсной ПЛИС / Элементная база космических систем. / Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2006, С. 83-89.

10. Цыбин С.А., Быстрицкий A.B., Скуратович C.B. СФ-блоки программируемых пользователем логических ядер / Элементная базаакосмических систем. Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2006, С. 90-98.

11. Уилкинсон Б. Основы проектирования цифровых схем: пер. с англ. / Б. Уилкинсон. М.: Издательский дом Вильяме, 2004. 320 с.

12. Максфилд К. Проектирование на ПЛИС: курс молодого бойца: пер. с англ. / К. Максфилд. М.: Издательский дом Додэка XXI, 2007. 408 с.

13. Джон Ф. Уэйкерли. Проектирование цифровых устройств: пер. с англ. / Уэйкерли Ф. Джон. М.: Постмаркет, 2002. 533 с.

14. Угрюмов Е.П. Цифровая схемотехника / Е.П. Угрюмов. СПб.: БХВ, 2004. -528 с.

15. Цыбин С.А., Быстрицкий A.B. Базовое матричное устройство. Патент РФ N1690513 от 04.02.1993.

16. Цыбин С.А., Мещеряков Н.Я. Способ изготовления БИС на основе вентильных матриц. Патент РФ N 2017266 от 30.07.1994.

17. Цыбин С.А., Мещеряков Н.Я. Способ изготовления структур интегральных КМОП БИС. Патент РФ N 2029414 от 20.02.1995.

18. Стешенко В. ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов / В. Стешенко. М.: Додэка, 2000. 457 с.

19. Зотов В.Ю. Проектирование встраиваемых микропроцессорных систем на основе ПЛИС фирмы XILINX / В.Ю. Зотов. М.: Горячая линия Телеком, 2006. - 520 с.

20. Jonathan Rose, Abbas EL. GAMAL, Alberto Sangiovanni-vincentelli. Architecture of Field-Programmable Gate Arrays. Proceedings of the IEEE. 1993. vol.81. N7. pp.1013-1029.

21. Сергиенко A.M. VHDL для проектирования вычислительных устройств / A.M. Сергиенко. Киев: ЧП "Корнейчук", ООО "ТИД "ДС", 2003. 208 с.с с132

22. Betz V. and Rose J. "How Much Logic Should Go in an FPGA Logic Block?" // IEEE Design and Test Magazine, Spring 1998, pp.10-15.

23. Betz V. and Rose J. "FPGA Routing Architecture: Segmentation and Buffering to Optimize Speed and Density" // IEEE Design and Test Magazine, Spring 1999, pp.23-29.

24. David Lewis et al. "The Stratix™ Logic and Routing Architecture". Proc FPGA-02, pp. 12-20.

25. Elias Ahmed and Jonathan Rose. "The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density", Proc FPGA-00, pp.3-12.

26. Строгонов A.B., Цыбин C.A. Использование различных типов памяти при проектировании учебного микропроцессорного ядра для реализации в базисе ПЛИС / A.B. Строгонов, С.А. Цыбин // Компоненты и технологии. 2009. N12. С. 92-96.

27. Строгонов A.B., Цыбин С.А., Буслов А.И. Проектирование микропроцессорных ядер с использованием приложения StateFlow системы Matlab/Simulink / A.B. Строгонов, С.А. Цыбин, А.И. Буслов // Компоненты и технологии. 2010. N1. С. 66-70.

28. Строгонов A.B., Цыбин С.А. Использование ресурсов ПЛИС Stratix III фирмы Altera при проектировании микропроцессорных ядер / A.B. Строгонов, С.А. Цыбин // Компоненты и технологии. 2010. N2. С. 70-73.

29. Строгонов A.B., Буслов А.И., Золотухина O.A., Цыбин С.А. Проектирование микропроцессорных ядер для реализации в базисе ПЛИС // Вестник ВГТУ. 2009. Т.5, N 3. С. 46-51.

30. Строгонов A.B., Цыбин С.А. Проектирование процессора с использованием высокоуровневого языка описания аппаратных средств VHDL // Вестник ВГТУ, 2009, N12, том 5. С.61-65.

31. Строгонов A.B., Цыбин С.А., Буслов А.И., Золотухина O.A. Разработка модели микропроцессорного ядра в системе Matlab/Simulink // Вестник ВГТУ, 2009, N12, том 5. С.78-83.

32. Горлов М.И, Емельянов В.А., Строгонов A.B. Геронтология кремниевых интегральных схем. М.: Наука. 2004. 240 с.

33. Ферри Д., Эйкерс Л., Гринич Э. Электроника ультрабольших интегральных схем: Пер. с англ. М.: Мир. 1991. 327 с.

34. Жан М. Рабаи, Ананта Чандракасан, Боривож Николич. Цифровые интегральные схемы. Мотодология проектирования. М.: Вильяме, 2007. 911 с.s с133

35. Красников Г.Я. Конструктивно-технологические особенности субмикронных МОП-транзисторов. В 2-х частях. Часть 1. Москва: Техносфера. 2002.-416 с.

36. Петров М.Н., Гудков Г.В. Моделирование компонентов и элементов СБИС: Учеб. пособие / НовГУ им. Ярослава Мудрого. Великий Новгород, 2006.-584 с.

37. Строгонов А, Цыбин С. Учет резистивно-емкостных эффектов при проектировании цифровых БИС по субмикронным проектным нормам // Компоненты и технологии. 2010. N9. С. 46 -49.

38. Физическая верификация СБИС: новый век — новые проблемы // Chip News. 1999. №3. С. 15-21.

39. Генри Верхейен. Проблемы целостности сигналов // Chip News. 2001. № 2. С. 47-52.

40. Ни С. 1С reliability simulation // IEEE J. Solid-State Circ. 1992. vol.27. № 3. pp.241-246.

41. Евтушенко Н.Д., Немудров В.Г. Отраслевая система автоматизированного проектирования микроэлектронной аппаратуры и субмикронной элементной базы // Системы и средства связи, телевидения и ✓ радиовещания. 2001. №1. С. 36 -43.

42. Relxpert.pdf. http://www.celestry.com

43. Reliability simulation in integrated circuit design, http://www.cadence.com

44. Иванов А. Среда проектирования компании Cadence. Общий обзор // Электроника: Наука, Технология, Бизнес. 2003. №5. С. 28-30.

45. Строгонов А. Оценка долговечности БИС по результатам ускоренных испытаний // Технологии в электронной промышленности. 2007. N3. С. 10-16.

46. Altera Reliability Report 37. Q2. 2002.

47. Xilinx. The reliability data program. Expanded version. Oct.l. 2000. Cover1. Pll.

48. Строгонов A.B., Цыбин C.A., Быстрицкий A.B. Тестер цифровых БИС, поддерживающих технологию периферийного сканирования // Компоненты и технологии. 2005. N3. с.60-65.

49. Емельянов В.А. Быстродействующие цифровые КМОП БИС. Минск: Полифакт. 1998. 326 с.

50. Строгонов А.В., Буслов А.И., Цыбин С.А. Метастабильность триггеров программируемых логических ИС // Вестник ВГТУ. 2009. Т.5, N 3. С.83-87.с , с134

51. Роберт Хайнеман. PSPICE. Моделирование работы электронных схем. М.: ДМК, 2005.-318 с.

52. Конструктивно-технологические требования кремниевой фабрики XFAB в технологическом процессе ХСО18(http://www.xfab.com/fileadmin/X-FAB/Download Center/Technology/CMOS/XHO 18 НУ CMOS Data Sheet.pdf).

53. Tomasz S. Czajkowski and Jonathan Rose. A Synthesis Oriented Omniscient Manual Editor FPGA'04, February 22-24, 2004, Monterey, California, USA, pp.89-98.

54. Тилл У., Лксон Дж. Интегрльные схемы: материлы, приборы, изготовление. Пер. с англ. -М.: Мир, 1985. 501 с.

55. Крекрафт Д. Аналоговая электроника. Схемы, системы, обработка сигнала. / Д. Крекрафт, С. Джерджли. М.: Техносфера, 2005. 360 с.

56. Джонс М.Х. Электроника практический курс / М.Х. Джонс. М: Постмаркет, 1999. - 528 с.

57. Аналого-цифровое преобразование / под ред. У. Кестера. М.: Техносфера, 2007. 1016 с.

58. Наундорф Уве. Аналоговая электроника. Основы, расчет, моделирование / У. Наундорф. М.: Техносфера, 2008. 472 с.

59. Проектирование специализированных КМОП БИС на основе БМК 5501ХМ2: Учеб. пособие / Под ред. В.В. Ермака. М.: МГИЭТ (ТУ), 1996. 180

60. Преснухин Л.Н., Воробьев Н.В., Шишкевич A.A. Расчет элементов цифровых устройств / Под ред. Л.Н. Преснухина М.: ВШ, 1991. 524 с.

61. Кармазинский А.Н. Синтез принципиальных схем цифровых элементов на МДП-транзисторах / А.Н. Кармазинский. М.: Радио и связь, 1983. 252 с.

62. Ракитин В.В. Интегральные схемы на КМОП-транзисторах М.: 2007,

63. Afghani M., Svensson C. Performance of synchronous and asynchronous schemes for VLSI systems. IEEE Trans. Comput., 1992. vol.41. N 7. pp.858-872.

64. Tellez G.E. Minimal buffer insertion in clock trees with skew and slew rate constraints. IEEE Transactions on CAD of IC and Systems. 1997. vol.16, pp.332342.

65. Mohd S. Sulaiman. A balanced clock network design algorithm for clock delay, skew, and power optimization with slew rate constraint // ICSE 2002 Proceedings, Penang, Malaysia, pp.62-66.c.307 c.