автореферат диссертации по электронике, 05.27.01, диссертация на тему:Проектирование функциональных блоков программируемой логической интегральной схемы, конфигурируемых с использованием метода сканирования пути

На правах рукописи

ДАВЫДОВ Сергей Игоревич

ПРОЕКТИРОВАНИЕ ФУНКЦИОНАЛЬНЫХ БЛОКОВ ПРОГРАММИРУЕМОЙ ЛОГИЧЕСКОЙ ИНТЕГРАЛЬНОЙ СХЕМЫ, КОНФИГУРИРУЕМЫХ С ИСПОЛЬЗОВАНИЕМ МЕТОДА СКАНИРОВАНИЯ ПУТИ

Специальность: 05.27.01 - Твердотельная электроника,

радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

5 ДЕК 2013

Воронеж -2013

005542169

005542169

Работа выполнена в ФГБОУ ВПО «Воронежский государственный технический университет»

Научный руководитель доктор технических наук,

профессор Строганов Андрей Владимирович

Официальные оппоненты: Балашов Юрий Степанович

доктор физико-математических наук, профессор, ФГБОУ ВПО «Воронежский государственный технический университет»,

заведующий кафедрой радиоэлектронных устройств и систем

Клюкин Владимир Иванович

кандидат технических наук, доцент, ФГБОУ ВПО «Воронежский государственный университет», кафедра физики полупроводников и микроэлектроники

Ведущая организация ОАО "КТЦ Электроника",

г. Воронеж

Защита состоится 24 декабря 2013 года в 1400 часов в конференц-зале на заседании диссертационного совета Д212.037.06 ФГБОУ ВПО Воронежского государственного технического университета по адресу: 394026, г. Воронеж, Московский просп., 14.

С диссертацией можно ознакомиться в научно-технической библиотеке ФГБОУ ВПО «Воронежский государственный технический университет».

Автореферат разослан «24» ноября 2013 г.

Учёный секретарь -79

диссертационного совета /Р^е^Х^ Горлов М.И.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. В настоящее время на зарубежном рынке больших интегральных схем (БИС) представлено более 20 фирм, разрабатывающих БИС программируемой логики (Altera, Xilinx, Actel, Atmel, Achronix, Tabula и др.), которые ежегодно представляют более 10 новых типов программируемых логических интегральных схем (ПЛИС), отражающих современные тенденции проектирования - использование концепции системы на кристалле (System on Chip, SoC), содержащей микропроцессорное ядро, специальные вычислители, сложные интерфейсные контроллеры, специализированные аппаратные блоки цифровой обработки сигналов и др. Например, ПЛИС серии Stratix V фирмы Altera могут содержать кроме массива программируемой логики несколько аппаратных процессорных ядер Cortex и специализированные аппаратные блоки для цифровой обработки сигналов, такие как встроенные перемножители с переменной точностью вычислений.

Крупные производители ПЛИС активно продвигают свои передовые ПЛИС емкостью более 3 млн эквивалентных логических вентилей, выполненные по технологии 28 нм, обладающие большим количеством эквивалентных логических элементов и имеющие в своём составе микропроцессорные ядра и различные аппаратные блоки цифровой обработки сигналов.

На отечественном рынке представлены ПЛИС фирмы ОАО "КТЦ-Электроника" серии 5576 типа 5576ХС1Т, 5576ХС1Т1, 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т с логической емкостью 50-250 тыс. эквивалентных логических вентилей, изготовленные по 180нм проектным нормам КМОП - техпроцесса, близкие посвоим техническим характеристикам к ПЛИС серии FLEX компании Altera.

Поэтому актуальными являются проработка и поиск новых видов архитектур и новых методов коммутации программируемых межсоединений трассировочных ресурсов, а также новых методов проектирования ПЛИС. Ускорить процесс разработки можно, осуществляя проектирование на различных уровнях: системном, функциональном, схемотехническом и топологическом (физическом). Процесс проектирования ПЛИС в отличие от заказных БИС осложняется рядом причин, одна из них - это отсутствие специализированных САПР, учитывающих

технологические и архитектурные особенности ПЛИС. На практике проектирование осуществляется с помощью САПР БИС Cadence.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Цель работы - применение современных подходов в проектировании к разработке новых видов ПЛИС: разработка модели ПЛИС на системном уровне с генерацией кода языка VHDL для его последующего использования на функциональном уровне в САПР roMCQuartusII; применение метода «стандартных ячеек» для схемотехнического и топологического уровней проектирования в САПР БИС Tanner. Для достижения поставленной цели в диссертации решались следующие задачи:

1. Провести сравнительный анализ технологии соединения с патентованными названиями multi-driver, single-driver, DirectDrive в трассировочных ресурсах современных зарубежных ПЛИС.

2. Разработать визуально-имитационную модель коммутации трассировочных ресурсов ПЛИС в системе Matlab/Simulink. Определить оптимальную длину сегментации межсоединений в трассировочных ресурсах. В пакете HDL Coder Matlab/Simulink сгенерировать код высокоуровневого языка описания аппаратных средств (VHDL) для последующего использования при разработке функциональной модели.

3. Разработать функциональную модель ПЛИС в САПР Quartus II с одноуровневой структурой соединений с использованием двунаправленных межсоединений в горизонтальном и вертикальном направлениях, сегментируемых электронными ключами, находящимися в маршрутизаторах. Разработать функциональную модель с использованием пар разнонаправленных межсоединений в трассировочных ресурсах и мультиплексорных структур.

4. Разработать схему загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути (JTAG-интерфейс по стандарту ШЕЕ Std 1149.1 -2001).

5. Разработать топологию кристалла ПЛИС в САПР БИС Таппегна основе метода стандартных ячеек по масштабируемой КМОП-технологии с использованием новых схемотехнических решений в последовательностной логике (D-триггеры с динамическими ключами-инверторами).

Научная новизна результатов исследований. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. На системном уровне независимо от САПР, применяемых на последующих уровнях проектирования ПЛИС, и технологического базиса изготовления разработана визуально-имитационная модель коммутации разнонаправленных пар межсоединений в трассировочных каналах и длиной сегментации в два логических блока.

2. С помощью САПР БИС Tanner по визуально-имитационной и функциональной моделям с применением метода стандартных ячеек разработана топология кристалла ПЛИС по масштабируемой КМОП технологии с использованием новых схемотехнических решений в последовательностной логике.

3. Разработана новая схема конфигурирования ПЛИС типа ППВМ на основе метода сканирования пути, заключающаяся в подключении ячеек памяти программируемых мультиплексорных структур к регистру периферийного сканирования и модификации управляющего контроллера, позволяющая в отличие от традиционных решений на базе последовательно-параллельной схемы загрузки проводить реконфигурирование ПЛИС из встроенной блочной памяти.

Практическая значимость работы

1. Продемонстрирована возможность использования системы имитационно-визуального проектирования Matlab/Simulink с пакетом HDL Coder для разработки архитектуры ПЛИС с одноуровневой структурой межсоединений на системном уровне. Полученный код HDL позволяет переносить проект с одного технологического базиса на другой.

2. Разработанная схема конфигурирования ПЛИС на основе JTAG-интерфейса дает возможность загрузки копии прошивки ПЛИС из регистра захвата в случае сбоев при конфигурировании в условиях воздействия дестабилизирующих факторов. Вследствие использования в качестве ячейки памяти, управляемой

3

электронным ключом, триггера, тактируемого фронтом синхросигнала, а не шеститранзисторной ячейки (статической памяти SRAM) на базе однотактного триггера с однофазным тактированием уровнем синхросигнала, значительно повышается помехоустойчивость схемы конфигурирования ПЛИС.

3. Разработанная топология кристалла ПЛИС в САПР Tanner с использованием метода стандартных ячеек по масштабируемой КМОП-технологии позволяет разрабатывать несложные ПЛИС для замены ИС средней степени интеграции.

Основные положения, выносимые на защиту :

1. Визуально-имитационная дискретная модель ПЛИСтипа ППВМ с использованием fi-объектов и языка М-файлов системы Matlab/Simulink.

2. Организация трассировочных ресурсов ПЛИС типа ППВМ с использованием мультиплексорных структур в соединительных блоках и маршрутизаторах с длиной сегментации разнонаправленных пар межсоединений в два логических блока.

3. Функциональная модель ПЛИС типа ППВМ в САПР QuartusII с использованием мультиплексорных структур в трассировочных ресурсах, построенная по коду языка VHDL, извлеченного из описания визуально-имитационной модели в системе Matlab/Simulink.

4. Схема загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути.

5. Электрическая схема ПЛИС, построенная по имитационным и функциональным моделям с использованием метода стандартных ячеек и динамических ключей-инверторов в D-триггерах, тактируемых уровнем синхросигнала с последующим топологическим проектированием по масштабируемой КМОП-технологии в САПР Tanner.

Апробация работы. Основные результаты диссертации докладывались и обсуждались на следующих конференциях и семинарах: международной научно-практической конференции "Фундаментальная наука и технологии - перспективные разработки" (Москва, 2013), X международной научно-практической конференции «Научная дискуссия: вопросы технических наук» (Москва, 2013), V традиционном всероссийском семинаре «Элементная база силовой электроники, СБИС и ПЛИС специального назначения» (Воронеж, 2013).

4

Публикации. По результатам исследований, представленных в диссертации, опубликовано 12 научных работ, в том числе 6 - в изданиях, рекомендованных ВАК РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, автору принадлежат: [1] - разработка модели микропроцессорного ядра в системе Matlab/Simulink; [2,7] - разработка микропроцессорного ядра на функциональном уровне для реализации в ПЛИС серии Stratix фирмы Altera, исследования трассировочных способностей серии Stratix при размещении микропроцессорного ядра в базисе ПЛИС; [3,8] - исследования современных архитектур ПЛИС с одноуровневой структурой межсоединений; [5,6] - проектирование электронных ключей программируемых коммутаторов ПЛИС и исследование особенности программируемой коммутации межсоединений ПЛИС; [4,9,10] - разработка логического блока и коммутаторов для модели ПЛИС типа ППВМ на языке VHDL; [11]-разработка системы коммутации для модели ПЛИС в системе Matlab/Simulunk; [12] - разработка схемы конфигурирования ПЛИС типа ППВМ на основе JTAG-интерфейса и ТАР-контроллера на языке VHDL в САПР Quartus II. Материалы научных исследований использованы в учебном пособии [19].

Структура и объем работы. Диссертация состоит из введения, четырёх глав, заключения и списка литературы, состоящего из 94 наименований. Основная часть работы изложена на 111 страницах, содержит 101 рисунок и 8 таблиц.

ОСОВНОЕ СОДЕРЖАНИЕ РАБОТЫ Во введении обоснована актуальность темы, сформулированы цели и задачи исследования, перечислены основные положения, выносимые на защиту, показана научная новизна полученных результатов и их практическая значимость, приведены сведения об апробации результатов работы, публикациях, структуре и объеме работы.

В первой главе проведен обзор современных архитектур ПЛИС, подробно изучена одноуровневая структура межсоединений академических ПЛИС и разобраны основные функциональные блоки. Описано объединение межсоединений в трассировочных ресурсах ПЛИС в каналы различной длины. В ранних сериях ПЛИС преимущество отдавалось использованию сегментов межсоединений короткой длины, а длинные линии набирались из

5

коротких межсоединений разделенных между собой электронными ключами (проходные транзисторы или буферы с третьим состоянием), что приводило к возрастанию задержек распространения сигналов. В современных ПЛИС используются межсоединения различной длины, проходящие непрерывно через логические блоки. При проектировании маршрутизатора могут быть использованы однонаправленные и двунаправленные программируемые межсоединения с применением в качестве ключа n-МОП транзистора и буфера с третьим состоянием. Маршрутизатор, построенный с использованием двунаправленных межсоединений и ключей, получил название multi-driver, а с использованием однонаправленных межсоединений и мультиплексорных структур - single-driver switchblock.

Во второй главе с использованием системы визуально-имитационного моделирования Matlab/Simulink разработана технологически независимая имитационная модель логического блока с системой коммутации ПЛИС с применением пар разнонаправленных межсоединений. Модель ПЛИС реализована в формате с фиксированной запятой (точкой) с использованием fi-объектов и языка М-файлов системы Matlab/Simulink. Использованы логический блок, соединительные блоки и маршрутизатор. Ширина трассировочного канала W=4. Коэффициент разветвления по выходу Fs=3. Выбрана оптимальная длина межсоединений в 2 логических блока.

С помощью приложения Simulink HDL Coder получен HDL код для логических блоков и блоков коммутации разработанной модели ПЛИС, для её реализации в САПР ПЛИС Quartus II. Разработанная система коммутации обеспечивает однотипность трассировочных ресурсов по всей площади кристалла. Модель протестирована на выполнение булевой функции 4И-НЕ.

На рис. 1 показан принцип коммутации межсоединений в разработанной модели. Маршрутизатор обеспечивает длину сегмента межсоединения в два логических блока. По четырем сторонам маршрутизатора располагаются многовходовые мультиплексоры, в которых сегментируется только лишь одна из двух пар разнонаправленных межсоединений в горизонтальных и вертикальных направлениях. Несегментируемая пара разнонаправленных межсоединений перекручивается с сегментируемой парой за пределами маршрутизатора.

6

1.1 I..J t Я 1 А

/ l 0 !■ '! Ч\ /

X "V и \ «i N * X , Lb-

у )........ X

7 Mj RJf / \ /

Ч

В..I

BJ> V- V

Рис. 1. Ь2-маршрутизатор, коммутирующий две пары разнонаправленных межсоединений в горизонтальном и вертикальном направлениях, обеспечивая длину сегмента в два логических блока

Система Matlab/Simulink содержит встроенный генератор кода языка описания аппаратных средств HDL (Simulink HDL Coder - программный продукт для генерации VHDL-кода без привязки к конкретной архитектуре ПЛИС и платформе по simulink моделям). С помощью приложения Simulink HDL Coder получен HDL-код для логических блоков и блоков коммутации разработанной модели ПЛИС для её реализации в САПР ПЛИС Quartus II. Разработанная система коммутации обеспечивает однотипность трассировочных ресурсов по всей площади кристалла. Модель протестирована на выполнение булевой функции 4И-НЕ.

В третьей главе разработана функциональная модель ПЛИС типа ППВМ с одноуровневой структурой межсоединений на основе спроектированных функциональных блоков с применением двунаправленных соединений в трассировочных ресурсах в САПР Quartus II, предполагающая использование в качестве ключей буферов с третьим состоянием. В маршрутизаторах используются двунаправленные сегментированные межсоединения различной длины, проходящие непрерывно через 1, 2, 4, 4 логических блока по вертикали и горизонтали. Выход логического блока подключается к соединительному блоку горизонтального канала. В качестве ячеек памяти используются однотактные триггеры, тактируемые уровнем

7

синхросигнала. С помощью организации электрических связей создана модель ПЛИС логической ёмкостью 4x4 логических блока. Проведено тестирование её конфигурирования и работы.

С использованием разработанной системы коммутации во второй главе разработана функциональная модель ПЛИС типа ППВМ с одноуровневой структурой межсоединений с однонаправленными соединениями в трассировочных ресурсах и мультиплексорными структурами в маршрутизаторах, которая позволяет получать существенный выигрыш по быстродействию (задержка распространения сигнала в трассировочных ресурсах ПЛИС уменьшается на 9 %) и по площади кристалла. Ширина трассировочного канала в горизонтальном и вертикальном направлениях \¥=8. Сегментация межсоединений в каналах осуществляется маршрутизатором на мультиплексорах, обеспечивающим длину сегмента межсоединения в два ЛБ (рис. 2).

Рис. 2. Модель ПЛИС типа ППВМ с использованием пар разнонаправленных межсоединений в трассировочных ресурсах в

САПР СНшПиэ II

Выход логического блока непосредственно подключен к маршрутизатору, что обеспечивает его передачу на вертикальный и горизонтальный трассировочный канал.

В третьей главе был сделан вывод о том, что, несмотря на увеличение ширины трассировочного канала с 4 до 8 и усложнение схемы маршрутизатора, предпочтение было отдано модели с использованием только мультиплексорных структур в соединительных блоках и маршрутизаторах, что обеспечивает не только однотипность трассировочных ресурсов, но и значительно повышает коммутационную способность за счет подключения выходов логических блоков в маршрутизаторы и снижает задержки распространения сигналов в каналах.

Для конфигурирования ЛБ и маршрутизаторов для модели с мультиплексорными структурами была разработана схема загрузки. Использован метод сканирования пути (периферийное сканирование). Это программно-аппаратный метод задания тестовых сигналов на входы проверяемого устройства и считывания сигналов на выходе. Метод разработан для тестирования БИС на основе стандарта IEEE 1149, разработанного объединенной группой по тестам (Joint Test Action Group - JTAG).

Стандартная схема, предназначенная для тестирования БИС, модифицирована для задачи конфигурирования ПЛИС. В схеме используются шестиразрядный суммирующий счетчик, массив памяти для хранения конфигурации, модифицированная схема JTAG-интерфейса и конфигурационный блок памяти (регистр данных). Регистр данных периферийного сканирования представляет собой сдвиговый регистр, способный также кроме сдвига выполнять параллельную загрузку данных во все разряды. В неактивном состоянии регистр данных не влияет на функционирование основных схем кристалла. Для использования метода сканирования пути для конфигурирования ПЛИС регистр данных подключен к ячейкам конфигурационной памяти. Схема одного разряда регистра данных приведена на рис. 3, состоит из триггера захвата и триггера обновления. Каждая ячейка памяти в разработанной схеме подключена к ячейке регистра данных. Все эти ячейки объединены в одну последовательную цепочку (рис.4). Конфигурационные данные последовательно передвигаются по регистру захвата. После завершения записи нужной последовательности бит для конфигурации выполняется параллельная загрузка данных в память.

9

Рис. 3. Одна ячейка регистра периферийного сканирования

Рис. 4. Соединения ячеек периферийного сканирования в конфигурационный блок памяти

Для хранения конфигурационных данных предложено использовать встроенную блочную память ПЛИС. Работой схемы периферийного сканирования управляет контроллер диагностического порта. На его основе разработан контроллер для управления схемой загрузки, представляющий собой синхронный конечный автомат Мура на 16 состояний. В отличие от метода периферийного сканирования используется одна команда Load -загрузка конфигурационных данных. Проведено тестирование конфигурирования ПЛИС типа ППВМ с помощью разработанной схемы на основе метода сканирования пути в САПР Quartus 11.

В четвертой главе с использованием разработанной визуально-имитационной модели и функциональной схемы ПЛИС с помощью САПР Tanner Pro (модуля S-edit) разработана электрическая схема логического блока с трассировочными ресурсами (маршрутизатор и соединительные блоки) с использованием D-триггеров на динамических ключах-инверторах. Триггер с динамическим управлением записью информации (триггер, управляемый фронтами тактовых сигналов) допускает изменять информационные сигналы на D-входах при любом уровне тактовых сигналов без возникновения ошибок функционирования. В редакторе S-edit на основе разработанного логического блока,

маршрутизатора и соединительных блоков получена схема ПЛИС логической ёмкостью 8x8 ЛБ на уровне транзисторов (рис. 5). С помощью однотипности трассировочных ресурсов логическая емкость схемы может быть легко увеличена.

ТВ

« С1 - ииыгзмаак

Р

С1

2 S S

ШИШ

LB

К С2

- С1

LB «

о™ U-

К С2

С1 «

8 -S S

L.B

тг-зр—яг

К С2 £

LB

S С2

Рис. 5. Фрагмент схемы ПЛИС с логической ёмкостью 8x8 ЛБ в схемотехническом редакторе S-Edit САПР Tanner

. ..'iii Г. K'iriи'ЛГ':..T.i >

■в

(SI i; : t , и ' t I! ti Ц Ы m ',!"! ? VI ! II • I ' I •*' f i I' i;

114 1 a • n »i i

nMfUm'H'iin if«« iriB'iniiiMirMimi""

'inn n «*1 II II II 1

ршш ЧНЛШИШ 1 >1111 llfiR IIPMI*4«1

•«in • r nt«s>>i:.4':f nt' еттпы-ю ••»• r

< г в g i mi л i

ЙРШШШЯШЙИШШЯ f

'i tt, S s , i , и ' (, t i ffrer |TTfc> Ш«ш.» #'ягт*н nr if я mm laitw^^L^

W

' r ■ ■

в

а

■

i : "is

s iw

• • ■ »

* ч э$Й if Nf

•iii

—

ИИш

• ■ в

1 ■л

0» В ш

ЛяШйй Щс

•

Рис. б.Топология логического блока с соединительными блоками и маршрутизатором в топологическом редакторе L-Edit САПР Tanner

И

В топологическом редакторе L-edit САПР БИС Tanner Pro сгенерирована топология ПЛИС ёмкостью 8x8 ЛБ на основе метода стандартных ячеек по 2 мкм масштабируемой КМОП технологии с использованием технологического процесса фирмы MOSIS - Orbit 2U SCNAMES, что демонстрирует возможность использования САПР, применяемого для разработки топологии заказных БИС в задачах проектирования ПЛИС (рис.6).

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

1. С использованиемй-объектов и языка М-файлов системы Matlab/Simulinkpa3pa6oTaHa визуально-имитационная модель логического блока ПЛИС с системой коммутации, технологически не зависимая от базиса, с использованием пар разнонаправленных межсоединений с оптимальной длиной сегментации в 2 логических блока, которая позволяет обеспечить однотипность трассировочных ресурсов по всей площади кристалла.

2. С помощью приложения Simulink HDL Coder получен HDL код высокоуровневого языка описания аппаратных средств VHDL для ЛБ и блоков коммутации разработанной модели ПЛИС для последующей реализации функциональной модели в САПР ПЛИС Quartus II.

3. Разработана функциональная модель ПЛИС типа ППВМ с одноуровневой структурой межсоединений на основе спроектированных функциональных блоков с логической емкостью 16 логических блоков с применением двунаправленных межсоединенийв трассировочных ресурсах в САПР Quartus II. В качестве однонаправленного ключа используется буфер с третьим состоянием. Для реализации проекта требуются ПЛИС со встроенными блоками памяти, необходимые для хранения файлов конфигурации. Для конфигурирования матрицы ПЛИС 4x4 требуется 768 бит памяти и 32 шеститранзисторных ключа, для реализации которых необходимо 192 буфера с третьим состоянием.

4. Разработана функциональная модель ПЛИС типа ППВМ с одноуровневой структурой межсоединений с использованием пар разнонаправленных межсоединений в трассировочных ресурсах в совокупности с мультиплексорными структурами в маршрутизаторах.

5. Разработана схема конфигурирования ПЛИС типа ППВМ на основе JTAG-интерфейса по стандарту IEEE Std 1149.1-2001. Её

12

использование позволяет в отличие от традиционных решений на базе последовательно-параллельной загрузки реконфигурировать ПЛИС из встроенной блочной памяти. Проведено тестирование конфигурирования ПЛИС в САПР Quartos II.

6. Разработанная схема конфигурирования ПЛИС дает возможность загрузки копии прошивки ПЛИС из регистра захвата (дублирование или резервирование) в случае сбоев в условиях воздействия дестабилизирующих факторов.

7. В схеме конфигурирования в качестве ячейки памяти, управляемой электронным ключом, предложено использовать не шеститранзисторную ячейку на базе однотактного триггера с однофазным тактированием уровнем синхросигнала, а триггер, тактируемый фронтом синхросигнала (регистр обновления), что значительно повышает помехоустойчивость схемы конфигурирования ПЛИС, несмотря на увеличение числа используемых логических элементов.

8. С помощью САПР заказных БИС Tanner Pro (схемотехнического редактора S-edit) разработана электрическая схема логического блока ПЛИС с трассировочными ресурсами (маршрутизатор и соединительные блоки) с использованием в D-триггерах динамических ключей-инверторов на основе разработанного логического блока, маршрутизатора и соединительных блоков и получена схема ПЛИС логической ёмкостью 8x8 ЛБ.

9. В топологическом редакторе L-edit САПР БИС Tanner Pro разработана топология ПЛИС ёмкостью 8x8 ЛБ с помощью автоматического синтеза ёмкостью 8x8 ЛБ на основе метода стандартных ячеек по 2-мкм масштабируемой КМОП технологии с использованием технологического процесса фирмы MOSIS - Orbit 2U SCNAMES, что демонстрирует возможность использования САПР, применяемого для разработки топологии заказных БИС, в задачах проектирования ПЛИС.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Проектирование микропроцессорных ядер для реализации в базисе ПЛИС с использованием системы MATLAB/SIMULINK

13

[Текст] / А. В. Строгонов, А. И. Буслов, С. И. Давыдов, О. А. Золотухина // Вестник Воронежского государственного технического университета. -2009. - Т. 5. - № 4 - С. 134-141.

2. Строгонов, А. В. Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera [Текст] / А. В. Строгонов, С. И. Давыдов // Вестник Воронежского государственного технического университета. — 2009. - Т. 5. - № 5. - С. 128-134.

3. Архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шацких // Вестник Воронежского государственного технического университета. -2011.-т. 7. -№ 3. - С. 13-16.

4. Разработка основных функциональных блоков ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шацких // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 3. - С. 184-188.

5. Схемотехническое проектирование электронных ключей программируемых коммутаторов ПЛИС типа ППВМ с одноуровневой структурой межсоединений в САПР TANNER [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылев, Д. С. Шацких // Вестник Воронежского государственного технического университета. — 2011. — Т. 7. — № 2. — С. 165-168.

6. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы [Текст] / А. В. Строгонов, С. И. Давыдов, М. С. Мотылев, А. В. Быстрицкий // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 2. - С. 165-168.

Статьи и материалы конференций

7. Строгонов, А. В. Проектирование учебного процессора с фиксированной запятой в САПР Quartus II компании Altera [Текст] / А. В. Строгонов, А. И. Буслов, С. И. Давыдов // Компоненты и технологии. - 2009. - № 8. - С. 86-89.

8. ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, М. С. Мотылев, С. И.

Давыдов, А. В.Быстрицкий // Компоненты и технологии. - 2011. -№ 115. - С. 64-69.

9. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В.Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 2011. - № 119. - С. 78-83.

10. ПЛИС в ПЛИС или как спроектировать самому [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин //Компоненты и технологии. - 2011. -№ 117. - С. 88-93.

11. Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе визуально-иммитационного моделирования Matlab/Simulink [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 2011. -№ 12.

12. Строгонов, А. В. Использование JTAG интерфейса для загрузки ПЛИС [Текст] / А. В. Строгонов, С. И. Давыдов, // Компоненты и технологии. - 2012 -№ 5.

13. Давыдов, С. И. Сравнение технологий коммутации в ПЛИС с использованием двунаправленных и разнонаправленных программируемых межсоединений [Текст] / С. И. Давыдов // Фундаментальная наука и технологии - перспективные разработки: материалы междунар. науч.-практ. конф. - М., 2013. - Т. 1. - С. 200202.

14. Давыдов, С. И. Разработка функциональной модели ПЛИС в САПР QuartusII с использованием двунаправленных и разнонаправленных программируемых межсоединений [Текст] / С. И. Давыдов // Научная дискуссия: вопросы технических наук: материалы X междунар. науч.-практ. конф. М., 2013. - С. 22-26.

15.Строгонов, А. В. Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera [Текст] / А .В. Строгонов, С. И. Давыдов // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. - Воронеж, 2009. - Вып. 8. - С. 136-142.

16. Проектирование процессора с фиксированной запятой в САПР ПЛИС Quartus II [Текст] / А. В. Строгонов, С. А. Цыбин, О. А. Золотухина, С. И. Давыдов // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. - Воронеж, 2009. - Вып. 8. -С. 91-95.

17. Строганов, А. В. Исследование передаточных вентилей программируемых коммутаторов ПЛИС [Текст] / А. В. Строганов, С. И. Давыдов // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. - Воронеж, 2010. - Вып. 9. - С. 153-159.

18. Разработка имитационной модели ПЛИС типа ППВМ с использованием технологии соединений трассировочных ресурсов single-driver [Текст] / А. В. Строганов, М. С. Мотылев, С. И.Давыдов, Д. С. Шацких С. А. Цыбин, А. В. Быстрицкий // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. - Воронеж, 2011. - Вып. 10. - С. 77-83.

19. Основы проектирования программируемых логических интегральных схем [Текст]: учеб. пособие / А. В. Строганов, А. В. Быстрицкий, С. И. Давыдов, М. С. Мотылев, Д. С. Шацких-Воронеж: ФГБОУ ВПО «Воронежский государственный технический университет», 2011. - 140 с.

20.Строгонов, А. В. Разработка схемы конфигурирования ПЛИС методами сканирования пути [Текст] / А. В. Строганов, С. И. Давыдов // Элементная база силовой электроники: материалы V традиционн. всерос. семинара. - Воронеж, 2013.

Подписано в печать 12.11.2013 Формат 60x84/16. Бумага для множительных аппаратов. Усл. Печ. л. 1,0. Тираж 80 экз. Заказ № 224 ФГБОУ ВПО «Воронежский государственный технический университет» 394026 Воронеж, Московский просп., 14

Министерство образования и науки РФ Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования «ВОРОНЕЖСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ»

На правах рукописи

04201453874

Давыдов Сергей Игоревич

Проектирование функциональных блоков программируемой логической интегральной схемы, конфигурируемых с использованием метода

сканирования пути

Специальность 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

ДИССЕРТАЦИЯ

на соискание ученой степени кандидата технических наук

научный руководитель: доктор технических наук, профессор Строгонов А. В.

Воронеж - 2013

ОГЛАВЛЕНИЕ

ВВЕДЕНИЕ 3 ГЛАВА 1. ОБЗОР СОВРЕМЕННЫХ АРХИТЕКТУР БИС

ПРОГРАММИРУЕМОЙ ЛОГИКИ 8

1.1. Архитектуры индустриальных БИС программируемой логики 8

1.2. Технологии соединений в трассировочных ресурсах ПЛИС 17

1.3. Стековые 3D БИС программируемой логики 33 ВЫВОДЫ К ГЛАВЕ 1 44 ГЛАВА 2. РАЗРАБОТКА ИМИТАЦИОННОЙ МОДЕЛИ ПЛИС 45 ВЫВОДЫ К ГЛАВЕ 2 60 ГЛАВА 3. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ МОДЕЛИ ПЛИС 61

3.1. Разработка функциональных блоков ПЛИС в САПР Quartus II с использованием двунаправленных программируемых межсоединений 61

3.2. Разработка функциональных блоков ПЛИС в САПР Quartus II с использованием однонаправленных программируемых межсоединений на мультиплексорных структурах 79

3.3. Разработка схемы конфигурирования ПЛИС с использованием метода сканирования пути 88

ВЫВОДЫ К ГЛАВЕ 3 97

ГЛАВА 4. ПРОЕКТИРОВАНИЕ ТОПОЛОГИИ КРИСТАЛЛА ПЛИС 98

ВЫВОДЫ К ГЛАВЕ 4 111

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ 112

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 114

ВВЕДЕНИЕ

Актуальность темы. В настоящее время на зарубежном рынке больших интегральных схем (БИС) представлено более 20 фирм, разрабатывающих БИС программируемой логики (Altera, Xilinx, Actel, Atmel, Achronix, Tabula и др), которые ежегодно представляют более 10 новых типов программируемых логических интегральных схем (ПЛИС), отражающих современные тенденции проектирования - использование концепции системы на кристалле (System on Chip, SoC), содержащей микропроцессорное ядро, специальные вычислители, сложные интерфейсные контроллеры, специализированные аппаратные блоки и др. Например, БИС программируемой логики серии Stratix V фирмы Altera, могут содержать кроме массива программируемой логики несколько аппаратных процессорных ядер Cortex и специализированные аппаратные блоки для цифровой обработки сигналов, такие как встроенные перемножители с переменной точностью вычислений.

Крупные производители ПЛИС активно продвигают свои передовые ПЛИС емкостью более 3 млн. эквивалентных логических вентилей, выполненные по технологии 28 нм, обладающие большим количеством эквивалентных логических элементов, и имеющих в своём составе микропроцессорные ядра и различные аппаратные блоки цифровой обработки сигналов.

На отечественном рынке представлены ПЛИС фирмы ОАО "КТЦ-Электроника" серии 5576 типа 5576ХС1Т, 5576ХС1Т1, 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т с логической емкостью 50-250 тыс. эквивалентных логических вентилей , изготовленные по 180-нм проектным нормам КМОП - техпроцесса, близкие по своим техническим характеристикам к ПЛИС серии FLEX компании Altera.

Поэтому актуальным является проработка и поиск новых видов архитектур и новых методов программируемых межсоединений трассировочных ресурсов, а также новых методов проектирования ПЛИС. Ускорить процесс разработки можно, осуществляя проектирование на различных уровнях: системном, функциональном, схемотехническом, топологическом (физическом). Процесс проектирования ПЛИС в

отличие от заказных БИС осложняется рядом причин, одна из них - это отсутствие специализированных САПР, учитывающих технологические и архитектурные особенности ПЛИС. На практике проектирование осуществляется с помощью САПР Cadence.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Цель работы - применение современных подходов в проектировании к разработке новых видов ПЛИС: разработка модели ПЛИС на системном уровне с генерацией кода языка VHDL для его последующего использования на функциональном уровне в САПР Quartos II; применение метода «стандартных ячеек» для схемотехнического и топологического уровней проектирования. Для достижения поставленной цели в диссертации решались следующие задачи:

1. Провести сравнительный анализ технологии соединения с патентованными названиями multi-driver, single-driver, DirectDrive в трассировочных ресурсах современных зарубежных ПЛИС.

2. Разработать визуально-имитационную модель коммутации трассировочных ресурсов ПЛИС в системе Matlab/Simulink. Определить оптимальную длину сегментации межсоединений в трассировочных ресурсах. В пакете HDL Coder Matlab/Simulink сгенерировать код высокоуровневого языка описания аппаратных средств (VHDL) для последующего использования при разработке функциональной модели.

3. Разработать функциональную модель ПЛИС в САПР Quartos II с одноуровневой структурой соединений с использованием двунаправленных межсоединений в горизонтальном и вертикальном направлениях, сегментируемых электронными ключами, находящимися в маршрутизаторах. Разработать функциональную модель с использованием пар

разнонаправленных межсоединений в трассировочных ресурсах и мультиплексорных структур.

4. Разработать схему загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути (JTAG-интерфейс по стандарту IEEE Std 1149.1-2001).

5. Разработать топологию кристалла ПЛИС в САПР БИС Tanner на основе метода стандартных ячеек по масштабируемой КМОП технологии, с использованием новых схемотехнических решений в последовательностной логике (D-триггеры с динамическими ключами-инверторами).

Научная новизна исследований. В диссертации получены следующие

основные результаты, характеризующиеся научной новизной:

1. На системном уровне, не зависимо от САПР, применяемых на последующих уровнях проектирования ПЛИС, и технологического базиса изготовления, разработана визуально-имитационная модель коммутации разнонаправленных пар межсоединений в трассировочных каналах и длиной сегментации в два логических блока.

2. С помощью САПР БИС Tanner по имитационной и функциональной моделям с применением метода стандартных ячеек разработана топология кристалла ПЛИС по масштабируемой КМОП технологии с использованием новых схемотехнических решений в последовательностной логике.

3. Разработана новая схема конфигурирования ПЛИС типа ППВМ на основе метода сканирования пути, заключающаяся в подключении ячеек памяти программируемых мультиплексорных структур к регистру периферийного сканирования и модификации управляющего контроллера, позволяющая в отличие от традиционных решений на базе последовательно-параллельной схемы загрузки проводить реконфигурирование ПЛИС из встроенной блочной памяти.

Практическая значимость работы.

1. Продемонстрирована возможность использования системы имитационно-визуального проектирования Matlab/Simulink с пакетом HDL Coder для

разработки архитектуры ПЛИС с одноуровневой структурой межсоединений на системном уровне. Полученный код HDL позволяет переносить проект с одного технологического базиса на другой.

2. Разработанная схема конфигурирования ПЛИС на основе JTAG-интерфейса дает возможность загрузки копии прошивки ПЛИС из регистра захвата в случае сбоев при конфигурировании в условиях воздействия дестабилизирующих факторов. Вследствие использования в качестве ячейки памяти, управляемой электронным ключом, триггера, тактируемого фронтом синхросигнала, а не шеститранзисторной ячейки (статической памяти SRAM) на базе однотактного триггера с однофазным тактированием уровнем синхросигнала, значительно повышается помехоустойчивость схемы конфигурирования ПЛИС.

3. Разработанная топология кристалла ПЛИС в САПР Tanner с использованием метода стандартных ячеек по масштабируемой КМОП технологии, позволяет разрабатывать несложные ПЛИС для замены ИС средней степени интеграции.

Основные положения, выносимые на защиту.

1. Визуально-имитационная дискретная модель ПЛИС типа 111 IBM с использованием fi-объектов и языка М-файлов системы Matlab/Simulink.

2. Организация трассировочных ресурсов ПЛИС типа III IBM с использованием мультиплексорных структур в соединительных блоках и маршрутизаторах с длиной сегментации разнонаправленных пар межсоединений в два логических блока.

3. Функциональная модель ПЛИС типа 111 IBM в САПР Quartus II с использованием мультиплексорных структур в трассировочных ресурсах, построенная по коду языка VHDL, извлеченного из описания визуально-имитационной модели в системе Matlab/Simulink.

4. Схема загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути.

5. Электрическая схема ПЛИС, построенная по имитационным и функциональным моделям с использованием метода стандартных ячеек и

динамических ключей-инверторов в D-триггерах тактируемых уровнем синхросигнала с последующим топологическим проектированием по масштабируемой КМОП технологии в САПР Tanner.

Апробация работы. Основные результаты диссертации докладывались и обсуждались на международной научно-практической конференции "Фундаментальная наука и технологии - перспективные разработки" (Москва, 2013г.) [88], X международной научно-практической конференции «Научная дискуссия: вопросы технических наук» (Москва, 2013г.) [89], межвузовских конференциях [90-93].

Публикации. По результатам исследований, представленных в диссертации, опубликовано 12 печатных работ, в том числе 6 в изданиях рекомендованных ВАК РФ [75, 76, 78 - 81].В совместных работах автору принадлежит: в работе [75] разработка модели микропроцессорного ядра в системе Matlab/Simulink; в работах [76,77] разработка микропроцессорного ядра на функциональном уровне для реализации в ПЛИС серии Stratix фирмы Altera, исследования трассировочных способностей серии Stratix при размещении микропроцессорного ядра в базисе ПЛИС; в работах [78,82] исследования современных архитектур ПЛИС с одноуровневой структурой межсоединений; в работах [80,81] проектирование электронных ключей программируемых коммутаторов ПЛИС и исследование особенности программируемой коммутации межсоединений ПЛИС; в работах [79,82,83] разработка логического блока и коммутаторов для модели ПЛИС типа ill IBM на языке VHDL; в работе [85] разработка системы коммутации для модели ПЛИС в системе Matlab/Simulunk; в работе [86] разработка схемы конфигурирования ПЛИС типа 111 IBM на основе JTAG-интерфейса и контроллера диагностического порта на языке VHDL в САПР Quartus II. Материалы научных исследований использованы в учебном пособии [87].

Структура и объем работы. Диссертация состоит из введения, четырёх глав, заключения и списка цитируемой литературы, содержащего 94 наименований, включая 101 рисунок и 8 таблиц.

ГЛАВА 1. ОБЗОР СОВРЕМЕННЫХ АРХИТЕКТУР БИС ПРОГРАММИРУЕМОЙ ЛОГИКИ

1.1. Архитектуры индустриальных БИС программируемой логики

Существующие в настоящее время программируемые логические интегральные схемы (ПЛИС), выпускаемые различными производителями, имеют различную архитектуру. Развитие ПЛИС идет по трем направлениям: совершенствование структуры логических блоков (ЛБ), состоящих из групп логических элементов и соединенных с помощью локальной программируемой матрицы; структуры межсоединений логических блоков (трассировочных ресурсов) и переход на новые технологические поколения. Под трассировочными ресурсами понимаются межсоединения логических блоков и элементов ввода/вывода различной длины и соединительные блоки (коммутаторы и маршрутизаторы), управляемые электронными ключами. Основные четыре класса архитектур программируемых БИС показаны на рис. 1.1 [1-17].

симметричная структура строковая структура

.

иерархическая структура структура "море вентилей"

—

Рис. 1.1. Четыре класса архитектур программируемых интегральных схем [17]

В ПЛИС симметричного типа логические элементы организованы в виде матрицы (рис. 1.2). Между столбцами и строками логических элементов матрицы расположены трассировочные каналы. По краям матрицы располагаются ячейки ввода-вывода. Логические элементы выполняют функциональную обработку сигналов, ячейки ввода-вывода подключают внешние выводы, трассировочные каналы выполняют подвод сигналов к логическим элементам от внешних выводов, обмен сигналов между элементами и передачи сформированных сигналов к внешним выводам [17-18].

логический I эв элемент

матрица переключений (маршрутизаторы глобальных | БВ трассировочных ресурсов)

коммутаторы в трассировочных каналах \

блоки ввода-вывода

сегменты межсоединений

эв Е =Ь4 : св - БВ Е ы

а * ы 0

Рис. 1.2. Симметричная архитектура ПЛИС[29]

Трассировочные каналы состоят из отдельных сегментов проводников. В

местах пересечения горизонтальных и вертикальных каналов трассировки

расположены программируемые переключатели, позволяющие передавать сигналы

между сегментами в любом направлении.

Симметричная одноуровневая структура межсоединений ПЛИС типа ППВМ

(программируемые пользователем вентильные матрицы) широко используется не

9

только в коммерческих ПЛИС фирм Xilinx, Lucent Technologies, Vantis (рис.1.2)[11-16, 18], но и при разработке академических ПЛИС (под академическими ПЛИС подразумеваются БИС программируемой логики, разрабатываемые в ведущих учебных центрах, например, в университете Торонто, в Массачусетском технологическом институте. [19]. Также используется в ПЛИС с трехмерной организацией трассировочных ресурсов (3D ПЛИС), комбинированных ПЛИС, в которых, в качестве массива конфигурационной памяти используются блоки памяти на нанотрубках [20].

В ПЛИС строкового типа, представленных фирмой Actel, логические элементы расположены в виде строк, разделенных горизонтальными трассировочными каналами. Программирование осуществляется с помощью перемычек antifuse. Логические блоки располагаются в виде горизонтальных рядов, между которыми расположены трассировочные каналы. В каналах горизонтально расположены сегменты различной длины. Через логические блоки и трассировочные каналы проходят вертикальные сегменты. В пересечении сегментов предусмотрена программируемая перемычка antifuse, позволяющая соединять эти сегменты. Типичная структура строковых ПЛИС изображена на рис. 1.3 [18].

Каждый ЛМ управляет выходом, 2 канала сверху и 2 канала снигу

трассировочные каналы: 7 или 13 полнорагмерных и 2 половинной толщины сверху снизу

длинный вертикальный

Actel ACT

Каждый логический модуль содержит 8 входов(4 сверху и 4

Рис. 1.3. Строковая архитектура ПЛИС семейства Actel АСТ[1]

В архитектуре «море вентилей» логические элементы соединены напрямую с соседними элементами, к каждой строке добавляют по две глобальные соединительные линии (рис. 1.4.). К этой архитектуре относят базовые матричные кристаллы (БМК), являющиеся универсальными кристаллами-заготовками, расположенными на полупроводниковой пластине. Простейшие элементы (КМОП-транзисторы) располагаются на кристалле в узлах прямоугольной матрицы, поэтому его называют матричным. Изготовление конкретной БИС на БМК осуществляется путем коммутации КМОП-транзисторов с помощью однослойной или многослойной разводки (рис. 1.5).

Logic Ceil

J_L

Logic Ceil

Logic CbU

U J.

Logic CeM

Logic Cell

Logic Cell

Logic Cei

Logic CeM

Logic Cell

Loge Се«

Logic CeH

Logic CeM

Logic Cell

s ,, V _|-- —Ь V V"

-1-- \„ --1- 1

Logic Cea

Logic CeH

\ТГ\Т1з

Logic CeH

Быстрые соединения

Граница блока.

Локальные соединения

Повторители

Рис. 1.4. Архитектура ПЛИС 8еа-оГ-Оа1ез («море вентилей») [17]

Рис. 1.5. Топология архитектуры 8еа-оГ-Са1е5 [17]

Большинство коммерческих архитектур ПЛИС типа ППВМ (программируемые пользователем вентильные матрицы, РРОА) по технологии СОЗУ имеет одноуровневую структуру, когда логические блоки окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенных по всей площади кристалла. Коммутация межсоединений осуществляется с помощью маршрутизаторов в трассировочных каналах (рис. 1.6) [21, 29].

логический блок

маршрутизатор трассировочного канала

трассировочный канал

периферийный маршрутизатор

Рис. 1.6. Одноуровневая структура ПЛИС типа ППВМ [21]

На рис. 1.7 показана стандартная манхэттенская модель ПЛИС. Это симметричная одноуровневая островковая (island-style) архитектура. В каждом трассировочном канале находятся блоки переключений межсоединений (S-Box), логические элементы (LE) подключаются к трассировочному каналу с помощью соединительных блоков (С-Вох) [22-23].

логическии элемент

I1I11III

С-Вох

LE

= S-Box =

блок

п ереключен ий соединений —

пп