автореферат диссертации по электронике, 05.27.01, диссертация на тему:Проектирование структуры межсоединений программируемых логических интегральных схем

На правах рукописи

005009560

БЫСТРИЦКИИ Алексей Викторович

ПРОЕКТИРОВАНИЕ СТРУКТУРЫ МЕЖСОЕДИНЕНИИ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ

СХЕМ

Специальность: 05.27.01 - Твердотельная электроника,

радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

2 6 ЯНВ 2012

Воронеж - 2012

005009560

Работа выполнена в ФГБОУ ВПО «Воронежский государственный технический университет»

Научный руководитель доктор технических наук, доцент

Строганов Андрей Владимирович

Официальные оппоненты: доктор физико-математических наук,

профессор

Бормонтов Евгений Николаевич;

кандидат технических наук, доцент Стешенко Владимир Борисович

Ведущая организация ОАО «Концерн «Созвездие»,

г. Воронеж

Защита состоится «14» февраля 2012 г. в И00 часов в конференц-зале на заседании диссертационного совета Д 212.037.06 ФГБОУ ВПО «Воронежский государственный технический университет» по адресу: 394026, г. Воронеж, Московский просп., 14.

С диссертацией можно ознакомиться в научно-технической библиотеке ФГБОУ ВПО «Воронежский государственный технический, университет».

Автореферат разослан «12» января 2012 г.

Ученый секретарь диссертационного совета

Горлов М.И.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. В настоящее время в России широко используются программируемые логические интегральные схемы (ПЛИС) в различных областях радиоэлектроники. Для повышения потребительских свойств продукции промышленность требует повышения степени интеграции ПЛИС, которая выражается в эквивалентной логической ёмкости. Эквивалентная логическая ёмкость -совокупный параметр, вклад в который дают основные составляющие ПЛИС: логические блоки, встроенная память и встроенные специализированные блоки, такие как умножители, блоки цифровой обработки сигналов, процессорные ядра и др. Достигнутая эквивалентная логическая ёмкость зарубежных ПЛИС составляет на данный момент более 10 млн. эквивалентных логических вентилей, изготовленных по технологическому процессу 28 нм.

Отечественная электронная промышленность разработала и выпустила четыре типа ПЛИС серии 5576 максимальной логической ёмкостью 200 тыс. эквивалентных логических вентилей. Основным сдерживающим фактором является отсутствие проработанной методологии проектирования ПЛИС на заданном технологическом уровне. Архитектура отечественных ПЛИС серии 5576 привязана к ограничениям технологических процессов 0,5, 0,35 и 0,25 мкм и к устаревшей методологии проектирования трассировочных ресурсов ПЛИС с несегментированными межсоединениями, что не позволяет максимально повысить логическую ёмкость ПЛИС, используя преимущества, предоставляемые следующим поколением технологии уровня 180, 130 и 90 нм, на которые ориентируется отечественная промышленность. Поэтому проектирование отечественных ПЛИС логической ёмкостью до трёх миллионов эквивалентных логических вентилей при использовании проектных норм 90 нм и размере кристалла, ограниченном посадочным местом корпуса, является актуальным.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Цель работы. Разработка новых архитектурных и схемотехнических подходов для проектирования ПЛИС типа программируемых пользователем вентильных матриц (ПГТВМ) нового технологического поколения с логической ёмкостью до трёх млн. эквивалентных логических вентилей на основе преимуществ КМОП технологического процесса с многоуровневой металлизацией.

Для достижения указанной цели были сформулированы следующие задачи:

1. Повысить логическую ёмкость ПЛИС за счёт изменения структуры трассировочных ресурсов и её функциональных блоков.

2. Сократить количество конфигурационной памяти ПЛИС, управляющей программируемыми межсоединениями, в пересчёте на единицу логической ёмкости за счёт выбора оптимальной структуры многоуровневых межсоединений и их коммутирующих элементов -маршрутизаторов и соединительных блоков.

3. Повысить быстродействие ПЛИС за счёт изменения структуры программируемых межсоединений и логических блоков и за счёт оптимизации схемотехники узлов ПЛИС.

Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. Разработана трассировочная структура ПЛИС с гетерогенными блоками, содержащая 7 уровней программируемых межсоединений по КМОП технологии с длиной сегментируемых межсоединений в 4 кластера и шириной трассировочного канала \У=96 треков, состоящего из 48 разнонаправленных пар межсоединений.

2. Установлено, что симметрия и упорядоченность структуры маршрутизаторов ухудшают их трассировочную способность. Для коммутации межсоединений в трассировочном канале разработан 4-уровневый 12-разрядный маршрутизатор с псевдослучайной структурой с коэффициентом разветвления Е^З для концов и середин треков.

3. Для подключения кластеров к трассировочному каналу разработан двухкаскадный коммутатор с промежуточными локальными межсоединениями, в котором первый каскад имеет четырёхстороннюю коммутацию с использованием только двух коммутаторов в отличие от серии ПЛИС УМех и Б^айх зарубежных фирм. Получено аналитическое выражение для определения минимального количе-

2

ства электронных ключей, требуемых для обеспечения гарантированной разводимости выходов разреженного коммутатора. Определены условия оптимизаций первого каскада коммутатора с использованием теории коммуникационных кодов - дистанции Хемминга.

4. Разработан адаптивный логический модуль (AJIM), обеспечивающий повышение быстродействия ПЛИС и эффективность упаковки проектов пользователя за счёт расширенных режимов работы LUT5, LUT6 и встроенного сумматора для логико-арифметических вычислений.

5. Разработана система обеспечения логической эквивалентности входов AJIM, позволяющая разредить коммутатор с локальных межсоединений на входы АЛМ на 50 % с соответствующим уменьшением количества конфигурационной памяти по сравнению с традиционной структурой.

Практическая значимость.

1. Разработанные структура АЛМ и структура иерархических межсоединений предназначены для реализации серии ПЛИС логической ёмкостью до трёх млн. эквивалентных логических вентилей, на порядок превышающей по логической ёмкости все существующие отечественные ПЛИС.

2. Разработанные архитектурно-схемотехнические решения при проектировании АЛМ и межсоединений позволяют повысить рабочую частоту для 36-разрядных вычислений до 190 МГц, что открывает пользователям дополнительные возможности для реализации алгоритмов обработки сигналов реального времени.

3. Определено оптимальное число гарантированно разводимых выходов разряженного коммутатора соединительного блока относительно общего числа коммутирующих элементов в нём, проведено улучшение разводимости коммутатора с использованием методологии проектирования коммуникационных кодов.

4. Разработана псевдослучайная структура маршрутизатора, показано её преимущество по сравнению с упорядоченными структурами маршрутизаторов.

5. Использование новых схемотехнических решений, применяемых при проектировании сегментированной структуры межсоединений ПЛИС, позволяет при существующем размере кристалла 12x12 мм2 повысить логическую ёмкость серийно выпускаемых

3

ПЛИС 5576ХС4Т с 200 тыс. до 650 тыс. эквивалентных логических вентилей.

Основные положения, выносимые на защиту.

1. Элементы конструкции ПЛИС типа ППВМ с логической емкостью до 3 млн. эквивалентных логических вентилей с использованием многоуровневой структуры межсоединений.

2. Оптимизация конструкции маршрутизаторов и коммутаторов для многоуровневой структуры межсоединений ПЛИС.

3. Методика проектирования многоуровневой структуры межсоединений для кластеров ПЛИС с АЛМ.

Апробапия работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, 2005-2006); II Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).

Публикации. По теме диссертации опубликовано 19 научных работ, в том числе 4 - в изданиях, рекомендованных ВАК РФ, и 1 патент РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: [1-4, 1519] - исследования и разработка структуры трассировочных ресурсов ПЛИС; [5-11] - конструктивно-технологические решения ПЛИС-БМК; [12-14] - архитектурные и схемотехнические решения для сложно-функциональных блоков ПЛИС.

Структура и объем работы. Диссертация состоит из введения, трёх глав, выводов, списка литературы из 76 наименований. Основная часть работы изложена на 143 страницах, содержит 17 таблиц, 76 рисунков.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении отмечена устаревшая методология проектирования трассировочных ресурсов серийно выпускаемых «строковых» ПЛИС с несегментированными межсоединениями, не позволяющая максимально повысить логическую ёмкость ПЛИС, с использованием преимуществ, предоставляемых технологией уровня 180, 130 и 90 нм, на которые ориентируется отечественная промышленность.

В первой главе рассматриваются архитектурные особенности ПЛИС типа ППВМ с одноуровневой и многоуровневой структурами

4

межсоединений, технологии соединения трассировочных ресурсов, программные инструменты проектирования ПЛИС.

Установлено, что для современных коммерческих ПЛИС типа ГТПВМ характерны следующие архитектурные особенности: наличие многоуровневой структуры межсоединений; объединение логических блоков в кластеры; широкое использование маршрутизаторов; смещение схемотехники в сторону использования технологии соединений single-driver, обеспечивающей идентичные соединительные ресурсы по всей площади кристалла; сегментированные межсоединения в трассировочных каналах различной длины.

В настоящее время разработчики как коммерческих, так и академических ПЛИС пришли к выводу о целесообразности использования однонаправленных сегментированных межсоединений различной длины в трассировочных каналах и использования мульти-плексорных структур в соединительных блоках и маршрутизаторах, что позволяет получать существенный выигрыш по быстродействию и по площади кристалла.

Во второй главе предложено использовать критериальный параметр Ц — отношение числа ячеек конфигурационной памяти, затрачиваемое на программирование межсоединений ПЛИС, к логической ёмкости ПЛИС для оценки эффективности архитектуры разрабатываемой ПЛИС. Существенный рост параметра Ч с 6,2 до 24,2 при экстраполяции архитектуры серийно выпускаемых отечественных ПЛИС типа ППВМ серии 5576 с логической емкостью до 200 тыс. эквивалентных вентилей на ПЛИС с логической ёмкостью 500 тыс., 1,5 млн. и 3 млн. эквивалентных логических вентилей говорит о неэффективности использования архитектурных решений «строковых» ПЛИС серии 5576 с несегментированньши межсоединениями для разработки новых ПЛИС логической ёмкостью до 3 млн. эквивалентных логических вентилей.

Для уменьшения 1 предлагается использовать многоуровневую структуру межсоединений ПЛИС, разнородные (гетерогенные) функциональные блоки и кластеры с адаптированными логическими модулями (АЛМ). Предлагаемая структура межсоединений ПЛИС типа ППВМ с АЛМ содержит семь уровней межсоединений. В структуре межсоединений выделен наиболее критичный - уровень

треков (уровень сегментированных межсоединений трассировочного канала наименьшей длины). В отечественных ПЛИС серии 5576 уровень треков отсутствует.

Определены два ключевых блока, влияющих на количество конфигурационной памяти, затрачиваемой на программирование межсоединений: маршрутизаторы и соединительные блоки.

На рис.1 показан фрагмент архитектуры проектируемой ПЛИС, поясняющий принцип организации многоуровневых межсоединений. Фрагмент состоит из шести кластеров, расположенных в двух рядах соединительных блоков, коммутирующих сигналы с уровня треков на уровень локальных межсоединений двух соседних кластеров, и двух маршрутизаторов, расположенных между углами кластеров.

Кластер состоит из восьми АЛМ, имеет 16 выходов, выходящих на четыре внешние стороны кластера. Входы АЛМ расположены внутри кластера и выходят на локальные межсоединения. Локальные межсоединения входят в кластер со всех сторон с соответствующих коммутаторов и расходятся ко всем входам АЛМ.

Маршрутизатор коммутирует треки четырёх ближайших сегментов трассировочных каналов. Маршрутизатор имеет два характеризующих его параметра: количество треков на каждой стороне и количество коммутаций с одного трека. При проектировании применена распространённая модель соединений, при которой оканчивающийся трек имеет 3 коммутации в маршрутизаторе: по одному треку на каждую сторону (Fs=3). Такая модель обеспечивает коммутацию всех треков трассировочного канала, подходящих к маршрутизатору с одной стороны, на любую другую или все сразу, и при этом требуется минимально возможное количество элементов программирования.

Количество треков на каждой стороне для исследуемого маршрутизатора находится из ширины трассировочного канала. Всего в трассировочном канале 96 однонаправленных треков, половина из них направлена в одну сторону, а другая половина - в другую.

Основываясь на типовой разрядности обрабатываемых данных (36) и требовании минимизации конфигурационной памяти (минимальная длина трека в трассировочном канале), установлена оптимальная длина трека в четыре кластера. При длине трека в

6

Рис.1. Фрагмент архитектуры ПЛИС, показывающий принцип формирования сигналов на треках трассировочного канала в

маршрутизаторе

четыре кластера и с учётом принципа отсутствия дублирования (отсутствие коммутации в соседние параллельные трассировочные каналы) принята модель соединения трека в маршрутизаторах, обозначаемая как «10101» модель депопуляции соединений треков по терминологии программного инструмента УРЛ (университет Торонто, Канада), при которой трек проходит через 5 маршрутизаторов.

Четыре трека в попутном направлении от четырёх последовательно стоящих кластеров (К,, Км, К,+2, К+з) при модели соединения трека в маршрутизаторе «10101» не будут иметь в каждом маршрутизаторе одинаковых коммутаций, что позволяет объединить в группу 8 треков (по 4 в каждом направлении) и разработать 4- уровне-вую структуру 12-разрядного маршрутизатора (рис.2). Снижение разрядности маршрутизатора до 12 позволило существенно сократить временные затраты на проектирование структуры маршрутизатора. Эффективность различных схемных решений маршрутизаторов была исследована с помощью набора произвольных трассировочных заданий. Установлено, что симметрия и упорядоченность структуры маршрутизаторов уменьшает количество разрешаемых на них трассировочных заданий. По результатам исследований были

сделаны выводы (рнс.З), что наиболее предпочтительным является использование маршрутизатора с псевдослучайной структурой гашП2_1. Разработаны маршрутизатор для конца треков, принцип и функция для его трансформации в маршрутизатор для середины треков (рис.4). Проведено сравнительное моделирование ПЛИС с использованием маршрутизаторов различных типов на наборе тестовых схем.

При разработке соединительного блока обобщены способы коммутации сигналов из сегментированных трассировочных каналов на входы адаптивных логических модулей. Установлено, что наиболее оптимальным с точки зрения снижения значения считается использование двухкаскадного коммутатора с использованием промежуточных локальных межсоединений. При этом первый коммутатор (соединительный блок) проектируется разряженным.

Для разряженного коммутатора установлена аналитическая зависимость требуемого количества электронных ключей для обеспечения требуемой гарантированной разводимости его выходов с. Введена функция С как отношение количества ключей коммутатора

г_ т(п- т + 1)

к числу гарантированно разводимых выходов с: С с+\)с >

где т - число выходных проводников коммутатора, идущих на локальные межсоединения, и л - число входных проводников трассировочного канала. Установлено, что С имеет экстремум, найдено его аналитическое выражение, указывающее на оптимальное с точки зрения количества ключей число гарантированно разводимых выхо-

/ , ,, 2с- т- 1 дов коммутатора: --т(п-т + У ^ с + ^ .

Для повышения разводимости выходов коммутатора относительно гарантированной разводимости электронные ключи расставлены с использованием методологии проектирования коммуникационных кодов на основе дистанции Хемминга, требующей наличия уникальных сочетаний выходов коммутатора по количеству возможных соединений каждого входа.

Предложенный вариант коммутации треков в отличие от зарубежных аналогов имеет соединение со всеми четырьмя трассировочными каналами посредством двух соединительных блоков (рис.5).

от кластера Ki+4

непрерывный трек длиной в 4 кластера уровень 1 — маршрутизаторы для кондов треков;

уровень 2 — сквозное прохождение трека уровень 3 — маршрутизаторы для середины треков; уровень 4 — сквозное прохождение трека

- программируемое соединение в маршрутизаторе ___j^, - коммутация с выхода кластера

Рис.2. Принцип коммутации трека через маршрутизаторы

На рис.6 приведён оптимизированный для прорисовки топологии вариант разработанного коммутатора, в котором для треков, подходящих из левого и правого каналов, ключи расставлены таким образом, чтобы соответствующие фрагменты треков не пересекались.

Соединительный блок состоит го трёх коммутаторов. Первый представляет собой коммутатор 168 треков трассировочного канала в 20 локальных межсоединений. Второй — коммутатор от 8 (половины) выходов кластера в 20 локальных межсоединений, и третий — коммутатор от прямых межсоединений ближайших кластеров 16 (половина от прямых межсоединений к кластеру от четырёх ближайших) в 20. Общее количество точек коммутации равно 400.

Показано, что при использовании встроенного блока цифровой обработки

ивЬ12 rand12 гж«П2_2 тахИ2_4 di*)o<trt12 tiusM2 rand12_1 rand12_3 rand12_5

Исследуемые маршрутизаторы

Рис.3. Количество разведенных из 1000 трассировочных заданий на различных маршрутизаторах размерности 12

сигналов относительно реализации на логических элементах серии 5576 количество ячеек конфигурационной памяти уменьшается в 293 раза, а занимаемая площадь - в 36 раз.

В третьей главе разработаны структура кластера и электрическая схема AJIM, позволяющего увеличить логическую ёмкость и коэффициент заполнения кристалла ПЛИС, оптимизировать упаковку логики за счёт возможности упаковки в одном AJ1M статистически часто используемых булевых функций пяти и шести переменных. Нормальный режим работы АЛМ (LUT4) позволяет обеспечить полную совместимость с LUT4 ПЛИС предыдущего поколения серии 5576.

Использование 6-входовых LUT позволяет увеличить быстродействие ПЛИС за счёт снижения до 30 % задержки распространения сигнала. Для реализации быстрого суммирования/вычитания в кластерах из АЛМ определён оптимальный тип сумматора с обводом переноса на 4 разряда. Для обеспечения быстрого суммирования использованы межкластерные и внутрикла-стерные быстрые программируемые межсоединения. Предложенный принцип логической эквивалентности входов LUT позволил реализовать коммутатор с локальных межсоединений на входы АЛМ не полным, а с 50 % разреженностью с соответствующим уменьшением количества кон-

Рис.4. Маршрутизатор randl2_l, оптимизированный для середины треков

Рис.5. Соединения кластера с двумя соединительными блоками

4 прямые межсоединения от кластера слева

ш в прямых межсоединении Ц от кластера сверху 4 прямые межсоединения от кластераспраса

96 треков левого 40 локальных трассировочного канала межсоединении

кластера

96 треков правого трассировочного канала

Рис.6. Соединение верхней части кластера с модифицированным коммутатором

фигурационной памяти. Проведена оптимизация коммутатора для топологического проектирования.

На основе разработанных и оптимизированных маршрутизаторов и соединительных блоков, кластеров АЛМ и с использованием гетерогенных блоков проведён подсчёт п для реализации ряда ПЛИС логической ёмкостью до трёх млн. эквивалентных логических вентилей (рис.7).

Из рис.7 видно, что разработанная архитектура ПЛИС является масштабируемой, т.е. параметр 1, является постоянной величиной в диапазоне от 50 тыс. до 3 млн. эквивалентных логических вен-

Рис.7. Значение параметра Г) при экстраполяции логической ёмкости ПЛИС серии 5576 (а) и для разрабатываемой сегментируемой структуры межсоединений ПЛИС (б)

тилей. Установлено, что П имеет значение в 5-30 раз меньшее по отношению к ПЛИС с несегментируемой структурой межсоединений.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

На основании проведенных в диссертации исследований получены следующие научно-технические результаты:

1. Предложено для оценки эффективности разрабатываемой архитектуры ПЛИС использовать критериальный параметр - отношение числа ячеек конфигурационной памяти, затрачиваемое на

программирование межсоединений ПЛИС, к её логической ёмкости (*).

2. Показано, что использование гетерогенных блоков в ПЛИС является одним из способов уменьшения 7. При использовании встроенного блока цифровой обработки сигналов относительно реализации на логических элементах серии 5576 количество ячеек конфигурационной памяти уменьшается в 293 раза, а занимаемая площадь - в 36 раз. Другим способом уменьшения *] является оптимизация структуры межсоединений.

3. Выделен наиболее критичный по быстродействию уровень сегментированных межсоединений - уровень треков. Определены два ключевых блока, влияющих на количество конфигурационной

памяти, затрачиваемой на программирование межсоединений: маршрутизаторы и соединительные блоки.

4. Разработана структура ПЛИС, содержащая 7 уровней программируемых межсоединений. Определены оптимальная дайна сегментации межсоединений в 4 кластера (Ъ=4) и ширина трассировочного канала ЧУ=96 треков, в котором половина треков направлена в одну сторону, а вторая половина — в противоположную. Для трассировочного канала введена структура, состоящая из 12 каналов по 8 треков в каждом.

5. Определена оптимальная модель прохождения сегментированного трека через маршрутизаторы «10101», хорошо согласуемая с аналогичной моделью, используемой в программном инструменте \Т11 5.0, применяемом для проектирования маршрутизаторов ПЛИС с одноуровневыми межсоединениями, на основе введённого принципа отсутствия дублирования межсоединений при длине треков в Ь=4 кластера. Разработана 4- уровневая структура 12- разрядного (по числу групп) маршрутизатора для концов и середин треков для коммутации 96 треков трассировочного канала.

6. Установлено, что для связи трассировочного канала с входами АЛМ оптимальной является структура, состоящая из двухкас-кадного коммутатора с промежуточными локальными межсоединениями. Система обеспечения логической эквивалентности входов АЛМ позволила разработать разреженный на 50 % коммутатор с локальных межсоединений на входы АЛМ с соответствующим уменьшением количества конфигурационной памяти. Проведена дополнительная оптимизация разрабатываемого коммутатора с использованием методологии проектирования коммуникационных кодов на основе дистанции Хемминга для повышения разводимое™ выходов коммутатора относительно гарантированной.

7. Установлена аналитическая зависимость требуемого количества электронных ключей разреженного коммутатора для обеспечения требуемой гарантированной разводимости его выходов. Введена функция *>" как отношение количества ключей коммутатора к числу гарантированно разводимых выходов. Установлено, что функция имеет экстремум, найдено его аналитическое выражение, указы-

вающее на оптимальное с точки зрения количества ключей число гарантированно разводимых выходов коммутатора.

8. Показано, что типовые проекты пользователя ПЛИС имеют до половины логических функций пяти и шести переменных. Эффективная реализация таких функций в АЛМ позволяет более эффективно (по сравнению с предыдущей серией 5576) упаковывать проект без использования дополнительных трассировочных ресурсов и памяти ПЛИС. В нормальном режиме работы АЛМ обеспечивает полную функциональную совместимость с ПЛИС серии 5576.

9. Предложено для повышения эффективности реализации алгоритмов цифровой обработки сигналов встроить в ПЛИС блок суммирования на основе схемы с обводом переноса на 4 разряда, оптимально подходящей для АЛМ с учётом паразитных емкостей и сопротивлений. Использование расширеных режимов работы АЛМ позволяет увеличить быстродействие ПЛИС до 30 %.

10. Использование новых архитектурно-схемотехнических решений позволяет снизить значение параметра п в 5 и 30 раз для ПЛИС с сегментируемой структурой межсоединений с логической ёмкостью до 100 тыс. и 3 млн. эквивалентных логических вентилей, соответственно, по сравнению с ПЛИС с несегментированной структурой межсоединений. Так, использование нового подхода в проектировании трассировочных ресурсов позволило разработать ПЛИС логической ёмкостью 650 тыс. эквивалентных логических вентилей по тем же проектным нормам и на той же площади кристалла, что и для ПЛИС 5576ХС4Т логической ёмкостью 200 тыс. вентилей, серийно выпускаемых по 180 нм КМОП технологии.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Цыбин С.А. Интерфейсная ПЛИС повышенной надежности/ С.А. Цыбин, А.В. Быстрицкий // Электроника: наука, технология, бизнес. 2006. № 7. С.60-65.

2. Система на кристалле для цифровой обработки сигналов / С.А. Цыбин, А.В. Быстрицкий, С.А. Акулинин, И.А. Смольянников // Вестник Воронежского государственного технического университета. 2008. Т. 4. № 7. С.44-46.

3. Умножители для устройств цифровой обработки сигналов / С.А. Цыбин, A.B. Быстрицкий, С.А. Акулинин, И.А. Смольянников // Вестник Воронежского государственного технического университета. 2008. Т. 4. № 7. С.63-65.

4. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы /

A.B. Строганов, С.И. Давыдов, М.С. Мотылев, A.B. Быстрицкий // Вестник Воронежского государственного технического университета. 2011. Т. 7 №8. С.21-24.

Патенты на изобретения

5. Пат. 1690513 Российская Федерация, МПК5 H01L 27/118. Базовое матричное устройство / С.А. Цыбин, A.B. Быстрицкий; № 4681810/25; заявл. 19.04.89; опубл. 04.02.93, Бюл. №4.

Статьи и материалы конференций

6. Цыбин С.А. Методы и средства интегральной технологии ПЛИС + БМК / С.А. Цыбин, A.B. Быстрицкий // Электронная промышленность. 1994. № 4-5. С.49-51.

7. Импортозамещающая технология ПЛИС-БМК. 4.2. Перевод проектов ПЛИС в полузаказные БИС по технологии ПЛИС-БМК /

B.Г. Евстигнеев, А.Н. Кошарновский, Е.В. Дегтярев, М.И. Критенко,

C.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2004. №8. С. 10-15.

8. Импортозамещающая технология ПЛИС-БМК. Ч.З. Оценка логической емкости программируемых логических ИС / Е.В. Евстигнеев, С.А. Лаас, С.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2004. № 9. С.98-100.

9. Строганов A.B. Тестер цифровых БИС, поддерживающих технологию периферийного сканирования / A.B. Строганов, С.А. Цыбин, A.B. Быстрицкий // Компоненты и технологии. 2005. № 3. С.60-65.

10. Проектирование ПЛИС для космических применений / В.А. Телец, С.А. Цыбин, С.Б. Подьяпольский, A.B. Быстрицкий // Элементная база космических систем: материалы конф.; под ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2005. С.75-90.

11. Цыбин С.А. Особенности построения интерфейсной ПЛИС / С.А. Цыбин, A.B. Быстрицкий, С.Н. Скуратович // Элементная база

15

космических систем: материалы конф.; под ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2006. С.83-89.

12. Цыбин С.А. СФ-блоки программируемых пользователем логических ядер / С.А. Цыбин, A.B. Быстрицкий, С.Н. Скуратович // Элементная база космических систем: материалы конф.; под ред. C.B. Ларионова. М.: МНТОРЭС им. A.C. Попова, 2006. С.90-98.

13. Цыбин С.А. Архитектура отказоустойчивой ПЛИС емкостью свыше 100 тыс. вентилей / С.А. Цыбин, A.B. Быстрицкий, С.Н. Скуратович // Проблемы разработки перспективных микроэлектронных систем: сб тр. ПВсерос. науч.-техн. конф.; под ред. А.Л. Стемпковского. М.: ИППМ РАН, 2006. С.376-381.

14. Цыбин С.А. Программируемые пользователем логические ядра для построения "систем на кристалле" / С.А. Цыбин, A.B. Быстрицкий, С.Н. Скуратович // Проблемы разработки перспективных микроэлектронных систем: сб тр. П Всерос. науч.-техн. конф.; под ред. А.Л. Стемпковского. М.: ИППМ РАН, 2006. С.391-396.

15. Строганов A.B. Программируемая коммутация межсоединений ПЛИС / A.B. Строганов, С.А. Цыбин, A.B. Быстрицкий / Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. Воронеж: ВГТУ, 2010. С.52-55.

16. Строганов А. Трехмерные интегральные схемы 3D БИС / А. Строганов, С. Цыбин, А. Быстрицкий // Компоненты и технологии. 2011. № 1. С.38-41.

17. ПЛИС типа ППВМ с одноуровневой структурой межсоединений / А. Строганов, М. Мотылев, С. Давыдов, А. Быстрицкий // Компоненты и технологии. 2011. № 2. С. 14-19.

18. ПЛИС в ПЛИС или как спроектировать самому / А. Строганов, М. Мотылев, С.Давыдов, А. Быстрицкий, С. Цыбин // Компоненты и технологии. 2011. № 4. С.68-73.

19. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений / А. Строганов, М. Мотылев, С. Давыдов, А. Быстрицкий, С. Цыбин // Компоненты и технологии. 2011. №6. С.64-69.

Подписано в печать 10.01.2012 Формат 60 х 84/16. Бумага для множительных аппаратов. Усл. печ. л. 1,0. Тираж 90 экз. Заказ № ?&$

ФГБОУ ВПО «Воронежский государственный технический университет» 394026 Воронеж, Московский просп., 14

61 12-5/14Ц-У

ВОРОНЕЖСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

На правах рукописи

БыстрицкийАлексей Викторович

л

ПРОЕКТИРОВАНИЕ СТРУКТУРЫ МЕЖСОЕДИНЕНИЙ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

Специальность: 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

Диссертация

на соискание ученой степени кандидата технических наук

Научный руководитель доктор технических наук, доцент Строгонов А.В.

Воронеж 2011

ОГЛАВЛЕНИЕ

ВВЕДЕНИЕ..................................................................................................................3

ГЛАВА 1 .Архитектурные особенности ПЛИС типа программируемые пользователем вентильные матрицы.........................................................................9

1.1.ПЛИС типа ППВМ с одноуровневой структурой межсоединений.............9

1.2.Технологии соединения трассировочных ресурсов ПЛИС.......................14

1.3.ПЛИС типа ППВМ с многоуровневой структурой межсоединениий.......21

1 АПрограммные инструменты проектирования ПЛИС типа ППВМ с

одноуровневой структурой межсоединений......................................................25

1.5.Выводы к главе 1............................................................................................40

ГЛАВА 2.Проектирование многоуровневой структуры межсоединений ПЛИС типа ППВМ................................................................................................................41

2.1.Принципы построения отечественных ПЛИС серии 5576.........................41

2.2.Проектирование структуры многоуровневых межсоединений для ПЛИС типа ППВМ с логической ёмкостью до 3-х млн эквивалентных вентилей... .48

2.3.Проектирование маршрутизатора для ПЛИС с многоуровневой системой межсоединений.....................................................................................................60

2.3.1.Генерация маршрутизаторов и проверка разводимости.......................61

2.3.2.Результаты исследований разводимости маршрутизаторов................65

2.3.3.Топологическая оптимизация маршрутизатора....................................67

2.4.Проектирование соединительного блока.....................................................72

2.5.Выводы к главе 2............................................................................................91

ГЛАВА 3.Проектирование кластера из адаптивных логических блоков для ПЛИС с многоуровневой системой межсоединений.............................................94

3.1 .Структура кластера из адаптивных логических блоков для ПЛИС типа ППВМ....................................................................................................................94

3.2.Разработка электрической схемы адаптивного логического блока...........96

3.3.Расширенные режимы работы АЛМ.............................................................98

3.4.Выбор и оптимизация схемы сумматора....................................................103

3.5.Проектирование схемы программимруемого комммутатора с локальных межсоединений на входы логического блока..................................................114

3.6.Выбор источника сигнала для триггера.....................................................123

3.7.Выводы к главе 3..........................................................................................131

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ...........................................................132

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ................................................135

ВВЕДЕНИЕ

В настоящее время в России широко используются программируемые логические интегральные схемы (ПЛИС) [1-10] в различных областях радиоэлектроники. Для повышения потребительских свойств продукции промышленность требует повышение степени интеграции ПЛИС, которая выражается в эквивалентной логической ёмкости. Эквивалентная логическая ёмкость - совокупный параметр, вклад в который дают основные составляющие ПЛИС: логические блоки (модули), встроенная память и встроенные специализированные блоки такие как умножители, блоки цифровой обработки сигналов (Б8Р-блоки), процессорные ядра и др. Достигнутая эквивалентная логическая ёмкость зарубежных ПЛИС составляет на настоящий момент более 10 млн. эквивалентных логических вентилей, изготовленных по технологическому процессу 28 нм [11-15].

Отечественная промышленность разработала и выпустила четыре типа ПЛИС серии 5576 максимальной логической ёмкостью 200 тыс. эквивалентных логических вентилей. Отставание от зарубежных изделий вызвано рядом факторов. Прежде всего, это отставание отечественной технологической базы уже более чем на порядок [2-9].

Вторым сдерживающим фактором является отсутствие проработанной методологии проектирования ПЛИС на заданном технологическом уровне. Архитектура отечественных ПЛИС серии 5576 привязана к ограничениям технологических процессов эпохи 0,5-0,35-0,25 мкм [4,5,7,8] и к устаревшей методологии проектирования трассировочных ресурсов ПЛИС с несегментированными межсоединениями, что не позволяет максимально повысить логическую ёмкость ПЛИС, используя преимущества, предоставляемые следующим поколением технологии уровня 180-130-90 нм, на которые ориентируется отечественная промышленность, с одной стороны появляются дополнительные слои металлизации, с другой существенно сильнее начинают проявляться физические эффекты глубокого субмикрона — реалии

которые необходимо учитывать, чтобы резко повысить логическую ёмкость и динамические характеристики современных ПЛИС. При использовании проектных норм 90 нм и разумном размере кристалла, на основании зарубежной практики, возможно проектирование и изготовление ПЛИС

и •• л "

логической емкостью до 3-х миллионов эквивалениных логических вентилеи.

Третьим ограничением в развитии нового поколения ПЛИС является отсутствие отечественных САПР ПЛИС, позволяющих учитывать и эффективно использовать особенности и преимущества разрабатываемых ПЛИС [2,3].

Основным предназначением ПЛИС является их использование при создании специализированных логических проектов пользователя. Этим своим назначением они являются родственными интегральным схемам специального применения (ASIC). По топологической реализации и соответствующим ей невозвратным инженерным расходам (NRE) ASIC могут быть реализованы на базовых матричных кристаллах (БМК), в виде схем на стандартных элементах или схем с полностью заказной топологией. По своим характеристикам и свойствам ПЛИС и ASIC являются противоположностями: преимущества одной являются недостатками другой и наоборот, соответственно. Достоинством ASIC является минимизированная площадь кристалла, высокое быстродействие, низкая динамическая мощность потребления, и наоборот достоинствами ПЛИС являются высокая серийность, возможность перепрограммирования, низкие невозвратные затраты пользователя [16].

Ранее были предприняты усилия по комбинированию подходов при реализации специализированных проектов [1-3]. При этом разработка и отладка проекта проводилась на ПЛИС, и уже отработанные проекты переводились в ASIC на БМК, обладающие стойкостью к внешним воздействующим факторам. К сожалению, в настоящее время отсутствуют отечественные структурированные БМК требуемой логической ёмкости, содержащие встроенные блоки памяти и вычислительные ресурсы (умножители или DSP-

блоки). С другой стороны, были проведены работ по повышению стойкости к внешним воздействующим факторам ПЛИС [4-9].

Для того, чтобы расширить сферу применения ПЛИС и сделать её ещё более конкурентной по отношению к ASIC, необходимо сформулировать новые подходы для проектирования ПЛИС, позволяющие сократить разрыв между ASIC и ПЛИС по таким характеристикам как площадь и мощность потребления на единицу эквивалентной логической ёмкости и быстродействие. Новые подходы должны содержать архитектурные и схемотехнические аспекты [7-9], учитывающие особенности технологических процессов до уровня 90 нм, а также возможности существующих средств САПР, позволящих создавать эффективные проекты на ПЛИС.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре "Полупроводниковая электроника и наноэлектроника" Воронежского государственного технического университета по теме НИР ГБ №_

Цель работы. Разработка новых архитектурных и схемотехнических подходов для проектирования ПЛИС типа программируемых пользователем вентильных матриц (111IBM) нового технологического поколения с логической ёмкостью до 3-х млн. эквивалентных логических вентилей, основываясь на преимуществах 90 нм КМОП технологического процесса с многоуровневой металлизацией.

Для достижения указанной цели были сформулированы следующие задачи:

1. Повысить логическую ёмкость ПЛИС за счёт изменения структуры трассировочных ресурсов и её функциональных блоков.

2. Сократить количество конфигурационной памяти ПЛИС, управляющей программируемыми межсоединениями, в пересчёте на единицу логической ёмкости за счёт выбора оптимальной структуры многоуровневых межсоединений и их коммутирующих элементов - маршрутизаторов и соединительных блоков.

3. Повысить быстродействие ПЛИС за счёт изменения структуры программируемых межсоединений и логических блоков и за счёт оптимизации схемотехники узлов ПЛИС.

Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. Разработана трассировочная структура ПЛИС с гетерогенными блоками, содержащая 7 уровней программируемых межсоединений по 90 нм КМОП технологии с длиной сегментируемых межсоединений в 4 кластера и шириной трассировочного канала \¥=96 треков, состоящего из 48 разнонаправленных пар межсоединений.

2. Установлено, что симметрия и упорядоченность структуры маршрутизаторов ухудшает их трассировочную способность. Для коммутации межсоединений в трассировочном канале разработана 4-х уровневый 12-ти разрядный маршрутизатор с псевдослучайной структурой с коэффициентом разветвления Б^З для концов и середин треков.

3. Для подключения кластеров к трассировочному каналу разработан двухкаскадный коммутатор с промежуточными локальными межсоединениями, в котором первый каскад имеет четырёхстороннюю коммутацию с использованием только двух коммутаторов в отличие от серии ПЛИС Уп1ех и Бй-айх зарубежных фирм. Получено аналитическое выражение для определения минимального количества электронных ключей, требуемых для обеспечения гарантированной разводимости выходов разреженного коммутатора. Определены условия оптимизации первого каскада коммутатора с использованием теории коммуникационных кодов - дистанции Хемминга.

4. Разработан АЛМ, обеспечивающий повышение быстродействия ПЛИС и эффективность упаковки проектов пользователя за счёт расширенных режимов работы ШГ5, ЫЛ6 и встроенного сумматора для логико-арифметических вычислений.

5. Разработана система обеспечения логической эквивалентности входов АЛМ, позволяющая разредить коммутатор с локальных межсоединений на входы АЛМ на 50 % с соответствующим уменьшением количества конфигурационной памяти по сравнению с традиционной структурой.

Практическая значимость.

1. Разработанные структура АЛМ и структура иерархических межсоединений предназначены для реализации серии ПЛИС логической ёмкостью до 3-х млн. эквивалентных логических вентилей, на порядок превышающей по логической ёмкости все существующие отечественные ПЛИС.

2. Разработанные архитектурно-схемотехнические решения при проектировании АЛМ и межсоединений позволяют повысить рабочую частоту для 36-разрядных вычислений до 190 МГц, что открывает пользователям дополнительные возможности для реализации алгоритмов обработки сигналов реального времени.

3. Определено оптимальное число гарантированно разводимых выходов разряженного коммутатора соединительного блока относительно общего числа коммутирующих элементов в нём, проведено улучшение разводимости коммутатора с использованием методологии проектирования коммуникационных кодов.

4. Разработана псевдослучайная структура маршрутизатора, показано её преимущество по сравнению с упорядоченными структурами маршрутизаторов.

5. Разработанные электрические схемы и топология основных элементов ПЛИС позволяют реализовать по 180 нм проектным нормам при размере

кристалла 12*12 мм2 ПЛИС логической ёмкостью 650 тыс эквивалентных логических вентилей вместо 200 тыс для серийно выпускаемой ПЛИС 5576ХС4Т.

Основные положения, выносимые на защиту.

1. Элементы конструкции ПЛИС типа ППВМ с логической емкостью до 3 млн. эквивалентных логических вентилей с использованием многоуровневой структуры межсоединений.

2. Оптимизация конструкции маршрутизаторов и коммутаторов для многоуровневой структуры межсоединений ПЛИС.

3. Методика проектирования многоуровневой структуры межсоединений для кластеров ПЛИС с АЛМ.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, МНТОРЭС им. A.C. Попова, 2005-2006); II Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).

Публикации. По теме диссертации опубликовано 18 научных работ, в том числе 5 - в изданиях рекомендованных ВАК РФ, 1 патент РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: исследования и разработка трассировочных ресурсов ПЛИС [2-5, 15-18]; конструктивно-технологические решения ПЛИС-БМК [1,69]; архитектурные и схемотехнические решения для сложно-функциональных блоков ПЛИС [10-14].

Структура и объем работы. Работа состоит из введения, трёх глав и выводов. Общий объем 143 страницы, в том числе 17 таблиц, 76 рисунка, список литературы, состоящий из 76 наименований.

ГЛАВА 1. АРХИТЕКТУРНЫЕ ОСОБЕННОСТИ ПЛИС ТИПА ПРОГРАММИРУЕМЫЕ ПОЛЬЗОВАТЕЛЕМ ВЕНТИЛЬНЫЕ МАТРИЦЫ

1.1. ПЛИС типа ППВМ с одноуровневой структурой межсоединений

Большинство коммерческих ПЛИС фирм Xilinx, Lucent Technologies, Vantis типа ППВМ (программируемые пользователем вентильные матрицы, FPGA) по технологии СОЗУ имеет одноуровневую структуру межсоединений, когда логические блоки окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенных по всей площади кристалла (рис. 1.1) [21-47], или многоуровневую структуру (рис. 1.2), как у ПЛИС фирмы Altera [48-61]. Одноуровневая структура известна также под названием ПЛИС с "островковой структурой" (Island-style). Уровень 1 использует прямые соединения, а уровни 2 и 3 программируемые соединения, которые отмечены кружками в пересечениях соединений.

Гг

Ж

Е

ш

ЛБ

..........<

ЛБ

ЛБ

ЕйШ

-f—ч-

ЛБ

<г

ЛБ

ЛБ

ЛБ

ЛБ

! 14;

ЛБ

fr

ЛБ

ЛБ

ЛБ

-1?

ЛБ

ЛБ

ЛБ

=й=

ЛБ

ЛБ

ЛБ

5с

I \

ЛБ

ЛБ

ЛБ

#

ЛБ

щ

ЛБ

i Ж........

^ I

Рисунок 1.1. Одноуровневая структура межсоединений ПЛИС типа ППВМ

[32,35]

Рисунок 1.2. Многоуровневая структура межсоединений ПЛИС типа ППВМ, построенная по принципу "дерево сетей" (FLEXIOK, APEX, APEX II фирмы

Altera) [32]

Одноуровневая структура межсоединений ПЛИС типа ППВМ широко используется не только в коммерческих сериях ПЛИС, но и при разработке академических ПЛИС, например, 3D ПЛИС, комбинированных ПЛИС, в которых, в качестве массива конфигурационной памяти используются блоки памяти на нанотрубках [26,27].

Архитектура академических ПЛИС близка к ранним архитектурам ПЛИС Xilinx серий ХС3000 и ХС4000, для которых характерно: наличие канальных межсоединений, разделенных n-МОП-ключами, в коммутационном блоке; прямые межсоединения, соединяющие выходы конфигурируемого логического блока со входами/выходами четырех соседних блоков; длинные горизонтальные и вертикальные линии проходящие вдоль всего кристалла; сеть тактовых синхросигналов, охватывающая весь кристалл, подключаемая к синхровходам триггеров логических блоков.

Основные функциональные блоки гомогенной (без использования встроенных умножителей, блоков ОЗУ и др. функциональных блоков) ПЛИС с одноуровневой структурой межсоединений: логический блок (ЛБ),

соединительные блоки С1 и С2, коммутатор-маршрутизатор (S-блок или "свич-бокс"). Блок С1 подключает один из входов (второй) LUT-таблицы и сигнал set/reset к вертикальному каналу, а блок С2 подключает один из входов (третий) и выход ЛЭ к горизонтальному каналу. Соединительные блоки С1 и С2 представляют собой программируемые коммутаторы на мультиплексорных структурах, позволяющие подключать любое межсоединение из горизонтального или вертикального трассировочных каналов на один из входов логического блока. Для коммутации выходов ЛБ в блоке С2 используются демультиплексоры типа track to pin (один n-МОП ключ на каждое соединение) на п-МОП ключах (рис. 1.3).

СоеатштелшыЙ блок CÍ подключает вход/выход ДБ к горкммггалыюму

СомиаптельвыВ Злак СХ ■оакдшнимгг «ход ЛБ к

Комиугягор-иартп-тпгатор (S-блок)

трассировочному каналу

Коммутатор

Горм»он-гаяьк1ш

а)

Соединительный блок

-Fs — 3

Fc«W«3

SR - ячейка памяти СОЗУ

SR.

ЛБ {>

SR

Выходной двмультмплексор

SR "V SR

/ Y* i / Дч\

/ '^¿'SR

SR l SR •Ih

И

Шеститранзисторный ключ

Входной мультиплексор

б)

Рисунок 1.3. ПЛИС типа ППВМ с одноуровневой структурой межсоединений (а) и основные функциональные блоки (б) [21,38,43]

Логический блок, соединительные блоки С1 и С2 и маршрутизат�