автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Разработка способов исследования и построения структур устройств, выполняющих элементарные операции в системах оперативной обработки информации

ВВЕДЕНИЕ.

1.КОМБИНАЦИОННЫЕ СУММАТОРЫ ДВОИЧНО - КОДИРОВАННЫХ ЧИСЕЛ.II

IЛ.Общие положения.II

1.2.Простая разделительная декомпозиция переключательной функции для одной переменной.

1.3.Декомпозиция переключательных функций для выходных переменных ZgZa-.-^Zm при заданных значениях Z i.

1.4. Нечетные составные основания систем счисления.

1.5.Результаты исследования зависимости между видом кодирования чисел по основаниям к - составным числам и аппаратурными затратами на реализацию комбинационных схем сумматоров.

1.6.Основания систем счисления - простые числа.

1.7.Способы получения суммы чисел с учетом входного переноса.

1.8.Способы получения выходного переноса.

1.9. Результаты.

2.СУММАТОРЫ ЕЩИНИЦ ОДИНАКОВОГО ВЕСА.

2.1.Общие положения.

2.2.Простая разделительная декомпозиция переключательных функций для выходных переменных многовходовых одноразрядных сумматоров единиц.

2.3.Использование унитарного кода в сумматорах двоичных единиц одинакового веса.

2.4. Результаты.

3.0ДН0ТАКТНЫЕ УСТРОЙСТВА ВОЗВЕДЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В

КВАДРАТ.

3.1. Общие положения.

3.2.Разработка метода получения различных вариантов вычисления квадратичной функции.

3.3.Разработка структурных схем квадраторов.

3.4. Результаты.III

4.0ДН0ТАКТНЫЕ УСТРОЙСТВА УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ.113'

4.1. Общие положения.ИЗ

4.2.Разработка вариантов алгебраических выражений для вычисления произведения двух двоичных чисел.

4.3.Структурные схемы умножителей, построенных на основе квадраторов.

4.4.Способы уменьшения количества одновременно суммируемых частичных произведений.

4.5.Структурные схемы умножителей, построенные с применением способов уменьшения количества суммируемых частичных произведений.

4.6.Исследование способов кодирования сомножителей методом простой разделительной декомпозиции переключательных функций.

4.7.Быстродействие однотактных умножителей.

4.8. Результаты.

5.ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНЫЕ УМНОЖИТЕЛИ ДВОИЧНЫХ

ЧИСЕЛ.

5.1.Общие положения.

5.2.Последовательно-параллельный умножитель с частичными произведениями из единиц одного веса.

5,3.Последовательно-параллельный умножитель с частичными произведениями, сформированными параллельно главной диагонали матрицы элементарных произведений.

5.4. Результаты.

ЗАКЛЮЧЕНИ Е.

СПИСОК ОСНОВНОЙ ЛИТЕРАТУРЫ.

В Основных направлениях экономического и социального развития СССР на I98I-I985 г.г. и на период до 1990 года, принятых ХХУ1 съездом КПСС, намечена широкая программа развития науки и ускорения технического прогресса. Указано, в частности, на необходимость увеличения производства приборов, оборудования и средств автоматизации для проведения научных исследований, совершенствования вычислительной техники, ее элементной базы и математического обеспечения, средств и систем сбора и переработки информации. Успешное решение этих задач будет способствовать дальнейшему прогрессу в развитии всех отраслей народного хозяйства. Увеличение быстродействия, функциональных возможностей, разрядности обрабатываемых чисел, уменьшение потребляемой мощности, габаритов и веса средств вычислительной техники невозможно без совершенствования элементной базы и устройств, выполняющих элементарные операции по обработке информации. В устройствах, выполняющих элементарные операции в системах оперативной обработки информации, кроме традиционных последовательных и последовательно-параллельных способов обработки информации оказалось необходимым для достижения высокого быстродействия использование однотактных параллельных способов обработки информации. Это, в первую очередь, относится к операции умножения, которая является одной из основных элементарных операций. При интегральной реализации однотактных устройств умножения на основе ТТЛ-и ЭСЛ-технологий, обеспечивающих наибольшее быстродействие, степень интеграции существенно ограничивается мощностью рассеивания и возможностью отвода тепла. Увеличение разрядности чисел, обрабатываемых однотактным устройством умножения, сопро

- б вождается быстрым увеличением схемной сложности устройства и, соответственно, мощностью рассеивания. Одним из эффективных способов ослабления неблагоприятного влияния этих факторов является сокращение аппаратурных затрат на реализацию устройств умножения. Существующие способы уменьшения аппаратурных затрат на реализацию однотактных устройств умножения позволяют сократить аппаратурные затраты, но при этом возможности дальнейшего уменьшения аппаратурных затрат изучены недостаточно. Одно-тактные устройства умножения могут быть построены на устройствах возведения чисел в квадрат или сумматорах двоичных единиц одного веса. Однако возможности улучшения параметров этих устройств с целью увеличения быстродействия и уменьшения аппаратурных затрат устройств умножения исследованы не полностью. Недостаточно разработаны способы формирования частичных произведений в последовательно-параллельных устройствах умножения и вопросы сравнения эффективности применения последовательно-параллельных и однотактных устройств умножения. В некоторых устройствах оперативной обработки информации используются двоично-кодированные системы счисления, например, двоично-десятичные системы счисления или системы счисления по основаниям -простым числам. Общие вопросы применения в этих системах не-взвешеяного кодирования чисел с целью сокращения аппаратурных затрат и повышения быстродействия однотактных суммирующих устройств остались в стороне от внимания разработчиков.

Таким образом, несмотря на то, что достижения микроэлектронной технологии позволяют реализовать в настоящее время в виде интегральной схемы достаточно сложные узлы, представляется целесообразной разработка способов исследования и построения структур, обеспечивающих уменьшение аппаратурных затрат,

- 7 увеличение быстродействия или упрощение реализации в интегральном исполнении устройств, выполняющих элементарные операции в системах оперативной обработки информации.

Цель работы заключается в разработке способов исследования и построения структур однотактных и последовательно-параллельных устройств, выполняющих операции умножения двоичных чисел, однотактных устройств возведения двоичных чисел в квадрат, устройств суммирования двоичных единиц одного веса и двоично-кодированных чисел, и использовании результатов исследования для уменьшения аппаратурных затрат этих устройств и повышения их быстродействия.

Методы исследования. Для достижения поставленной цели применялись положения теории переключательных функций, теории чисел и аналитической геометрии, принципы проектирования и построения устройств вычислительной техники.

Новые научные результаты. На защиту выносятся следующие основные результаты:

- способ определения зависимости между видом кодирования чисел и аппаратурными затратами на реализацию комбинационных схем однотактных сумматоров и умножителей, отличающийся тем, что он не требует предварительного задания кодирования слагаемых и сомножителей и охватывает взвешенное и невзвешенное кодирование чисел, представленных в двоично-кодированных системах счисления по основаниям от 3 до 64;

- результаты исследования зависимости между видом кодирования чисел и аппаратурными затратами на реализацию комбинационных сумматоров, позволившие оценить эффективность применения невзвешенного кодирования чисел и влияние величины основания системы счисления на аппаратурные затраты и структурную организацию сумматоров; :

- метод получения вариантов вычисления квадратичной функции, позволяющий разработать варианты вычисления квадратичной функции, приводящие к экономичным структурным схемам однотактных устройств возведения двоичных чисел в квадрат;

- способ получения вариантов алгебраических выражений для вычисления произведения и результаты анализа этих выражений, результаты исследования способов уменьшения количества частичных произведений и упрощения процессов их суммирования, позволившие улучшить параметры устройств умножения двоичных чисел;

- результаты сравнения параметров однотактных и последовательно-параллельных устройств умножения, позволившие показать более высокую эффективность последовательно-параллельных устройств умножения.

Практическая ценность работы состоит:

- в разработке рекомендаций по построению экономичных структурных схем комбинационных сумматоров, работающих в двоично-кодированных системах счисления по основаниям от 3 до 64, и разработке структурных схем сумматоров по наиболее употребительным основаниям 5 и 10;

- в разработке рекомендаций по построению экономичных структурных схем однотактных устройств возведения двоичных чисел в квадрат;

- в разработке рекомендаций по уменьшению аппаратурных затрат и повышению быстродействия однотактных и последователь-параллельных устройств умножения двоичных чисел и разработке структурных схем умножителей.

Реализация в промышленности : результаты работы были использованы в разработках, выполнявшихся по хоздоговорной и госбюджетной темам на кафедре вычислительной техники Курского политехнического института, договору о сотрудничестве, хоздоговорной и госбюджетной темам в Институте проблем машиностроения АН УССР. Экономический эффект от использования результатов диссертационной работы в разработанном автором специализированном вычислителе имитатора визуальной обстановки составляет 124,6 тыс.руб.в год. Специализированный вычислитель внедрен в эксплуатацию в Киевском институте инженеров гражданской авиации.

Апробация работы. Основные результаты работы были доложены и обсуждались: на Всесоюзном семинаре "Разработка и применение вычислительных машин, функционирующих в системе остаточных классов ( Киев, 1972 г.), на семинаре кафедры вычислительной техники ЛЭТИ ( Ленинград, 1974 г.), на 1У Всесоюзной конференции по проблеме "Однородные вычислительные системы и структуры" ( Киев, 1975 г.), на Украинском республиканском семинаре "Параллельные машины и параллельная математика" (Киев, 1977 г.), на постоянно действующих семинарах Научного совета АН УССР по проблеме "Теоретическая электротехника, электроника и моделирование" (Киев, 1975-1983 г.г.).

Публикации. По материалам диссертационной работы опубликовано 9 работ, из которых 5 без соавторов.

Объем работы. Диссертационная работа состоит из введения, пяти разделов и заключения, изложенных на 144 страницах машинописного текста, а также содержит 50 рисунков , 12 таблиц, список литературы из 93 наименований и приложения.

1.5 Результаты исследования зависимости между видом кодирования чисел по основаниям К - составным числам и аппаратурными затратами на реализацию комбинационных схем сумматоров

1.5Л. Исследования зависимости между видом кодирования чисел и аппаратурными затратами на реализацию комбинационных схем сумматоров, работающих с числами, представленными в двоично-кодированных системах счисления по основаниям bk , представляющим собой составные числа, показало, что основным способом снижения аппаратурных затрат на реализацию суммирующих комбинационных схем является разложение основания h. = ' Qjf." QK на сомножители-по до снования Q4 Qa .} QK и введения в интервале чисел [О, К] дополнительной системы счисления по подоснова-ниям. В качестве дополнительной системы счисления может использоваться система счисления в остаточных классах, если все под-основания Qi являются взаимно простыми числами; позиционная система счисления с неравными или равными основаниями, если Q.= QP = . = QK , а также смешанная система счисления (рис.

1 и

1.9). При полном разложении К все подоснования Qj Q^^.^Qk будут простыми числами. Вместе с уменьшением величины подоснования пропорционально уменьшается количество элементов И в комбинационных суммирующих схемах, а также уменьшается количество входов в элементах И.

По степени упорядоченности связей между комбинационными суммирующими схемами все сумматоры можно разделить на четыре типа.

К первому типу относятся сумматоры, не имеющие связей между комбинационными суммирующими схемами, относящимися к разным подоснованиям. Кодирование чисел по основанию к пред

Рис. 1.9 ставлено в системе счисления в остаточных классах по подоснова ниям. Аппаратурные затраты на реализацию суммирующих схем имеют минимальное значение. Аппаратурные затраты на реализацию комбинационной схемы выработки выходного переноса по основанию К > наоборот, имеют наибольшую величину . Быстродействие сумматоров наиболее высокое.

Ко второму типу относятся сумматоры, в которых между суммирующими комбинационными схемами имеются связи, соответствующие цепям переносов из суммирующих схем младших подоснований в старшие. Кодирование чисел по основанию К представлено в позиционной или.смешанной системам счисления по подоснованиям. Аппаратурные затраты на реализацию комбинационных суммирующих схем больше, а на реализацию схемы выработки выходного переноса меньше, чем в сумматорах первого типа. Общие аппаратурные затраты могут быть меньше, чем в сумматорах первого типа. Быстродействие сумматоров этого типа ниже, чем сумматоров первого типа.

К третьему типу сумматоров относятся сумматоры, в которых перенос из суммирующих схем младших подоснований в суммирующие схемы, относящиеся к старшим подоснованиям, требует многочисленных связей между комбинационными суммирующими схемами. Аппаратурные затраты на реализацию этих сумматоров больше, чем сумматоров первого и второго типа. Кодирование чисел не упорядочено по некоторым подоснованиям.

К четвертому типу относятся сумматоры, в которых все двоичные разряды кодов слагаемых участвуют в формировании каждого двоичного разряда кода суммы. Кодирование чисел по основанию h, не имеет разделения в соответствии с подоснованиями. Комбинационные суммирующие схемы для формирования каждого двойчяого разряда кода суммы содержат количество элементов И не менее К . Аппаратурные затраты на реализацию комбинационных суммирующих схем наибольшие, быстродействие достаточно высокое. Аппаратурные затраты на реализацию комбинационной схемы выработки выходного переноса по К меньше, чем в сумматорах первого типа, но больше, чем в сумматорах второго типа. К четвертому типу сумматоров относятся сумматоры, работающие с числами, представленными в системах счисления с основанием К -простыми числами, так как эти основания не содержат под-оснований.

Одним из вариантов кодирования чисел, обеспечивающим близкие к минимальным аппаратурные затраты на реализацию суммирующих схем, является вариант неполного кодирования " гп из п. разобранный в пункте 1.3.2. Так как аппаратурные затраты на реализацию сумматоров четвертого^ типа быстро растет с увеличением К , то при К > 7 более выгодной становится реализация сумматора по схеме с коррекцией результата. В этом случае суммирование чисел производится в системе счисления с основанием hi - составным числом, близким к ("I и большим его. Затем результат, полученный по основанию К' , приводится с помощью коррекции к системе счисления с основанием К . При этом в качестве основания К' не всегда выгодно принимать основание 2.^ . Например, для комбинационного сумматора, работающего в двоично-десятичной системе счисления с избытком, основание К' равно 12. Это основание удобно представить в системе счисления в остаточных классах по подоснованиям = ^ и Qg. = Ь [l7]% По сравнению с таким же сумматором, который работает с числами, представленными в двоичном коде (коде прямого замещения), и дополнительно осуществляет коррекцию при переходе от основания h = 16 к основанию К = 12, сумматор, рассмотренный в [17], требует меньших аппаратурных затрат и выполняет операцию сложения чисел в 1,5 раза быстрее,

1.6, Основания систем счисления - простые числа

1,6.I, Простая разделительная декомпозиция переключательных функций для выходных переменных } % г,., Z т требует существования на таблице результатов суммирования двух взаимно дополняющихся столбцов А и А, и поэтому для оснований К , представляющих собой простые числа, не существует. Для того, чтобы существование столбцов А и А оказалось возможным, необходимо приписать снизу к таблице результатов еще одну строку, а также с целью сохранения симметричности таблицы, еще один столбец справа. В итоге, сложение надо будет производить по основанию К' = К +1 . Таким образом, в этом случае потребуется коррекция результата, а сумматор будет содержать схему коррекции.

Существование столбцов А и А оказывается возможным также для части таблицы результатов сложения, которая получается, если исключить из рассмотрения одну строку таблицы. На рис.1.10,а, на таблице результатов для h, = 5 изображено расположение столбцов А и А и функции ф1 , ф!,, Jbin Jb0 .В столбце А использована первая последовательность I и 0 ( п.1.2.3). Для того, чтобы выражение для функции упростилось, необходимо, чтобы во втором разряде Uг. кода слагаемого расположение I и О для всех цифр соответствовало столбцу А. Для этого второй разряд должен иметь ту же последовательность I и 0, что и первый разряд , только сдвинутую вверх на одно положение. Дальнейший анализ показывает, что кодирование чисел слагаемых О ы ф! ф

1ГДа.1Гт о ' ir4Ta.irmi иД.-.тЦ d i

1---1 1 1 1 1 |---1 i1 i i

1 1 1 1 1 1 1 1 i i i i i 1 I

1 1 1 1 i ;

LlJ LJ i я

Pi я jbo а) б)

Рис. 1.10,а,б

0 l a к 5 6

0 rr i l —1 1 l i

Vmi i— LL j jj jJ it ITm 2, i i d 'LL. tfiV d l i i 1

•Vmk i 1 d d d

ViV d 1 d i 4 i 1 d i d 4

- 48 и суммы должно осуществляться в неполных кодах " ГП из а " (табл.1.3, графа 2). С целью выяснения оптимального, с точки зрения уменьшения аппаратурных затрат, количества двоичных единиц в неполном коде " m из а " по основаниям К = 5,7 достаточно перебрать все варианты организации покрытия на таблице результатов клеток, содержащих I. На рис. 1.8,6, 1.10,6 и I.I2 приведены некоторые варианты покрытия клеток, содержащих I. Прямой перебор вариантов и дополнительные исследования £ II "J показывают, что наименьшие аппаратурные затраты обеспечивают неполные коды "гп из п." , полученные в п.1.3.2. В таблице 1.3 графа 4 приведен неполный код "т из п. " по основанию К =5, который позволяет получить величину ' С° суммирующих схем двоично-пятеричного сумматора равную 53. Количество двоичных разрядов в коде равно КД для четных К и У* (к и) для нечетных к . Неполные коды " ГП из П. " обеспечивают сокращение аппаратурных затрат на реализацию комбинационного сумматора почти в два раза по сравнению с кодами "I из а " [ 23 ] .

Использование последовательности второго вида (п.1.2.4) для кодирования первого двоичного разряда кода суммы приводит при К = 5 к другому варианту кодирования чисел (табл.1.3, графа 3). Образование покрытий клеток, содержащих I, для этого варианта приведено на рис. I.II в двух нижних таблицах результатов. Аппаратурные затраты на реализацию комбинационных схем сумматора, производящего сложение чисел, представленных в этом варианте кода, равны аппаратурным затратам на реализацию комбинационных схем сумматора, производящего сложение чисел в неполном коде " ГП из а " [ 25 ] . Для П. £ 7 использование последовательности второго вида (п.1.2.4) приводит к разработ

0 1 a 3 к 0 d a 3

0 d 0 [L j] d i 4 i d a d a d d

3 4 3 d d к 4 d d

0 i a к 0 d a 3

0 ГГ T! d 0 d i! d i LL J! d d Li d JJ d а 4 d 4 a d i d 4

3 d d 4 3 4 4 d 4 к d l 4 к d d d 4

0 d a 3 к 0 d a 3 a

0 п P d 0 п d p i d d d 4 d d d а lj lj 1 a d d 1

3 d d d 3 l1 d li к d d d 4 d d d

Рис. I.II ке ряда вариантов кодов чисел слагаемых и суммы, которые образуются из неполного кода " гл из П " путем умножения по модулю К значения числа, соответствующего данному коду, на простое число. Аппаратурные затраты на реализацию сумматоров для всех этих вариантов кодирования чисел одинаковы.

1.6.2. Дня основания Я = 5 существует еще один вариант объединения на таблице результатов клеток, содержащих единицы (рис.1.8,в). Кодирование чисел слагаемых и суммы на этом рисунке соответствует неполному коду " m и 1 приведенному в табл. 1.3, графа 4. Этот вариант объединения клеток позволяет уменьшить аппаратурные затраты на реализацию суммирующих схем за счет использования диагональной симметрии таблицы результатов. На рис. I.I2 приведена таблица результатов с обозначением функций di^da,.ds , образованных покрытиями соседних клеток, содержащих значения промежуточного кода. Промежуточный код образуется из исходных кодов слагаемых в соответствии со следующими выражениями: l\ = ТГе гГь + Йгйа; ll = V4 +7лГ г, яГа + 1лГ*

Z\ - тГ* + > г Si ifa + W^taT^

1.6)

Функции Zi Zfc и ъ соответствующие двоичным разрядам кода суммы, образуются следующим образом: •^гсЦа +d5da +(di fdijda ~ Хг = dbdtf + d5 сЗц + (da + ds) cU ) X3 = dadj + d5 di + (^da +d5)di,

1.7)

- 51 -

V 0 10001 1 00041 di г 00110 ъ ОИОО к 14000

0 40001 dr 10001 10011 10111 Ш01 11001,. -ds

4 00011 10011 00011 00111 01111 11041 Лч г ооно 10111 оош 00110 ошо 11410

3 OHOO 11101 Olldd 04440 01400 44100 d к liooo 14001 14011 нш шоо 14000

Рис. 1.12 где d, = г\ х\ is ) da = х5 lb ) I * I I ' — / I J I I -1 з = ) САц =XsZ5Zr, Q-s •

Этот вариант двоично-пятеричного сумматора является самым экономичным. Величина d° для этого сумматора равна 82, время задержки по цепям переноса tn = 3T , по цепям суммы tc. =6Г , где Т -время задержки на одном логическом элементе И-ИЛИ-НЕ. Сумматор в коде 421, реализованный на элементах И-ИЛИ-НЕ имеет ss 88 и времена задержки ta'J^V , tc= (п.1.1.1.).

1.7. Способы получения суммы чисел с учетом входного переноса

I.7.I. Увеличение значения суммы на единицу может осуществляться тремя способами (рис.1.13). Первый способ - увеличение значения одного из слагаемых на единицу путем преобразования кода в специальной комбинационной схеме. В случае использования двоичного кода эта комбинационная схема представляет собой ряд сумматоров. Для невзвешенных кодов наиболее простая схема получается при использовании неполных кодов " m и П. ". В этом случае схема будет содержать по два элемента И на каждый двоичный разряд. Недостатком этого способа является то, что в сумматоре увеличивается время задержки переноса.

Второй способ состоит в увеличении значения суммы на единицу путем преобразования кода в отдельной комбинационной схеме. Этот способ не увеличивает время задержки переноса в схеме сумматора, а в остальном аналогичен первому способу.

Третий способ состоит в том, что в сумматоре содержится два ряда суммирующих комбинационных схем. Один ряд схем форми

Рис. I.13 рует нормальное значение кода суммы, а второй - увеличенное на единицу. В зависимости от значения входного переноса, в работу включается либо первый, либо второй ряд схем. Этот способ не увеличивает времени задержки переноса в схемах сумматора, но требует удвоенных аппаратурных затрат. Способ применяется в двоичных сумматорах. Способ прибавления единицы переноса должен выбираться в каждом конкретном случае с учетом аппаратурных затрат на реализацию суммирующих схем и вида кодирования чисел.

1.8. Способы получения выходного переноса

I.8.I. Формирование выходного переноса на отдельной комбинационной схеме возможно при любом виде кодирования чисел слагаемых и суммы (рис.1.14). В случае представления чисел в интервале [о,К] в системе счисления в остаточных классах аппаратурные затраты на реализацию этой комбинационной схемы будет наибольшими, в случае представления чисел по основанию К в неполном коде " m из п." - наименьшими.

Последовательный перенос возможен только в случае представления чисел в интервале [о, К] в позиционной системе счисления. Аппаратурные затраты на реализацию комбинационных схем последовательного переноса имеют минимум в том случае, когда основание К представляется по наименьшим подоснованиям. Оценки аппаратурных затрат на реализацию комбинационных схем выходного переноса в зависимости от типа сумматора приведены в п. 1.5. Конкретный способ получения выходного переноса выбирается в зависимости от требуемого быстродействия сумматора по цепям переносов, от возможности разложения основания К на подоснования и от вида кодирования чисел слагаемых и суммы.

Рис. I.14

1.9. Результаты

1.9.1. Для двоично-кодированных систем счисления по основаниям Ъ - h. ^ bk предложен способ определения вариантов кодирования, приводящих к уменьшению аппаратурных затрат на реализацию суммирующих схем комбинационных сумматоров. Предложенный способ не требует предварительного задания кодов слагаемых и построения комбинационных схем сумматоров,

1.9.2. Основным способом достижения минимальных аппаратурных затрат на реализацию комбинационных сумматоров, работающих с числами, представленными как во взвешенных, так и невзвешен-ных двоично-кодированных системах счисления по основаниям b^h&Sk , является разложение основания К - Qj'Qz'." Qk на подоснования - сомножители CI^Qa О ^ и представление чисел слагаемых и суммы в интервале [0,1г] во вспомогательной системе счисления по подоснованиям-сомножителям. В качестве вспомогательной системы счисления может быть принята позиционная система счисления, система счисления в остаточных классах или смешанная система счисления.

1.9.3. Из всех вариантов невзвешенного кодирования чисел вариант неполного кодирования " ГП из П " обеспечивает минимальные аппаратурные затраты на реализацию комбинационных суммирующих схем сумматоров, работающих по основаниям К или под-основаниям CU , представляющим собой простые числа.

1.9.4. Для основания К = 5 применение невзвешенного кодирования слагаемых и суммы позволяет строить более экономичные и быстродействующие двоично-пятеричные сумматоры, чем применение взвешенных кодов, в частности, кода 421.

1.9.5. Для оснований к -простых чисел или основанийсоставных чисел, которые при разложении на подоснования содержат подо снования, имеющие величину больше 5, наиболее экономичной структурной схемой сумматора является структурная схема с коррекцией результата. Сумму и слагаемые в этом случае удобно представить в коде прямого замещения. Необходимое быстродействие достигается применением ускоренного переноса в двоичном сумматоре и, в случае необходимости, параллельным формированием двоичных разрядов кода некоррелированной суммы. Это позволяет уменьшить время получения конечного результата с (12 - 18)Т до (5 - 8) Т , где С - время задержки на одном элементе И-ИЛИ-НЕ.

1.9.6. Для оснований К, - составных чисел, которые при разложении на подоснования позволяют получить величины подос-нований Ct с — 5» , представление основания К в позиционной системе счисления по подоснованиям 3,4 или 5 приводит к наиболее экономичным структурным схемам сумматоров. Аппаратурные затраты в этом случае примерно равны, аппаратурным затратам наиболее экономичных сумматоров с коррекцией суммы, а быстродействие 1,5 - 2 раза выше.

1.9.7. Структурные схемы разработанных комбинационных сумматоров двоично-кодированных чисел для суммирования по основаниям 3,4,5,6,9,10,12,15 приведены в приложении I на рисунках П1.1 - П1.3, П1.5 - П1.9.

1.9.8. Построенные по известной схеме с коррекцией результата наиболее экономичные структурные схемы сумматоров чисел по основаниям 3,4,5,9,10 приведены в приложении I на рисунках П1.4, ШЛО - П1.13. Сравнительные данные по аппаратурным затратам и временам задержки сигналов двоичных разрядов кода суммы и перенеса приведены в табл. 1.4. Разработанные сумматоры и известные сумматоры с коррекцией суммы имеют примерно одинаковую величину аппаратурных затрат, но разработанные сумматоры обеспечивают в 1,5 - 3 раза меньшее время задержки сигналов двоичных разрядов кода суммы и переноса.

1.9.9. Структурные схемы сумматоров чисел по основаниям 7,11,13,14,17 (табл. 1.4), построенные в соответствии с рекомендациями п.1.9.5 , обеспечивают уменьшение времени задержки сигналов двоичных разрядов кода суммы и переноса в большей сте пени, чем возрастают аппаратурные затраты.

- 194 -ЗАКЛЮЧЕНИЕ

Разработанные способы исследования комбинационных сумматоров двоично-кодированных чисел, сумматоров двоичных единиц одного веса, устройств возведения в квадрат и умножения двоичных чисел позволили выяснить, что возможно дальнейшее совершенствование структурных схем устройств, приводящее к уменьшению аппаратурных затрат и увеличению быстродействия. Основные результаты состоят в следующем:

1.Для двоично-кодированных систем счисления предложен способ определения вариантов кодирования, приводящих к уменьшению аппаратурных затрат на реализацию однотактных комбинационных сумматоров и умножителей, который отличается тем, что не требует предварительного задания взвешенного или невзвешенного кодирования слагаемых и сомножителей и количества двоичных разрядов в коде, и позволяет разработать условия, в соответствии с которыми, исходя из величины основания системы счисления и требуемого быстродействия сумматора, производится выбор структурной схемы, обеспечивающей минимум аппаратурных затрат на реализацию сумматора.

2.Предложен метод получения различных вариантов вычисления квадратичной функции, отличающийся тем, что интервал задания аргумента разбивается на 2,4 или 8 подынтервалов, и квадратичная функция в каждом подынтервале представляется в виде суммы постоянной величины, линейной или квадратичной функций. При этом линейная и квадратичная функции вычисляются от прямого или дополнительного в пределах подынтервала предыдущего значения аргумента. Метод позволяет разработать варианты вычисления квадратичной функции, приводящие к построению более экономичных , по сравнению с известными, схем квадраторов без снижения их быстродействия.

3. Разработан способ получения различных вариантов алгебраических выражений для вычисления произведения, отличающийся тем, что каждому варианту алгебраических выражений ставится в соответствие в прямоугольной системе координат на плоскости своя геометрическая интерпретация. Способ позволил упростить анализ алгебраических выражений и выяснить их состав.

4. Разработаны способы уменьшения аппаратурных затрат на реализацию однотактных и последовательно-параллельных устройств умножения при увеличении их быстродействия. Способы основаны на сокращении количества частичных произведений.

5. Показано, что эффективность последовательно -параллельных устройств умножения выше, чем однотактных устройств при количестве двоичных разрядов в сомножителях больше 16.

6. Разработаны рекомендации для построения более экономичных или более быстродействующих устройств умножения, возведения в квадрат и суммирования по сравнению с известными.

1. Акушский И.Я., Юдицкий Д.И. Машинная арифметика в остаточных классах,- М.: Сов.радио, 1968. - 438 с.

2. Глухова Л.А. Об одном методе умножения десятичных чисел. -Автоматика и вычисл. техника, 1980, Л 10, с.128-132.

3. А.с. 734684 (СССР). Сумматор по модулю три / Ф.Ф. Минга-лев, Н.Т. Пластун. Опубл. в Б.И., 1980, № 18.

4. Мараховский Б.Б., Каневский Е.А. Принципы построения электронных клавишных вычислительных машин. Д.: Энергия, 1976.-134 с.

5. Брюхович Е.И. Влияние позиционного представления двоичных и недвоичных цифр и величины основания счисления на быстродействие ЭВМ. Управляющие системы и машины, 1978,2, с. 28-30.

6. Островский В.И., Дорофеев А.А. К выбору кодов десятичных чисел. Приборостроение, 1978, № 24, с.15-19.

7. Раманаускас В.А. 0 выборе двоичного представления десятичных цифр в вычислительных машинах. В кн.: Вопросы теории ЭЦВМ. Киев, 1966, вып. I, с.78-93.

8. Оранский A.M., Рейхтенберг А.А. Цифровые арифметические матрицы упрощенной структуры. Изв. вузов. Сер. Приборостроение, 1972, £ 5, с.17-19.

9. Органов В.В. Исследование связи между структурой двоично-десятичного кода и структурой матричного двоично-десятичного сумматора. В кн.: Прикл. математика и вычислит, техника. Тула: Изд-во ТЛИ, 1972, с.63-69.

10. Гаврилов Ю.В., Пучко А.Н. Арифметические устройства быстродействующих цифровых электронных вычислительных ма- 197 шин. М.: Сов.радио, 1970. -268 с.

11. Органов Б.В., Макаров Н.Я., Пронин В.Т., Жмакин А.П. Исследование связи между структурой двоично-пятеричного кода и количеством оборудования в двоично-пятеричном сумматоре.

12. Б кн.: Динамика электромеханических систем. Труды Тульского политехи, ин-та. Тула: Изд-во ТЛИ, 1971, вып. I, с.95-98.

13. А.с. 238231 (СССР). Сумматор-умножитель / А.А. Метешкин, Н.Н. Трофимов, В.А. Трусов. Опубл. в Б.И., 1969, № 34.

14. Шаимов Н.Ю. Вычислительный модуль ВС и их применение для построения АУ,- Приборы и системы упр., 1970, № 2, с.35-37.

15. А.с. 883896 (СССР). Матричное устройство для сложения / B.C. Бренер, Л.Я. Малярик, Г.А. Поляк, Л.А. Сметанюк, Т.М. Чергинцева. Опубл. в Б.И., 1981, № 43.

16. А.с. 8I34I5 (СССР). Устройство для суммирования и вычитания двоично-десятичных кодов / В.В. Мымриков. Опубл. в Б.И., 1981, J6 10.

17. Карцев М.А. Арифметика цифровых машин, М.: Наука, 1969.576 с.

18. Органов В.В. Матричный сумматор в системе счисления с избытком. В кн.: Вопросы проектирования математических машин и устройств. К.: Изд-во ИК АН УССР, 1973, с.ИЗ-120.

19. Поспелов Д.А. Арифметические основы вычислительных машин дискретного действия. М.: Высш. школа, 1970. - 315 с.

20. А.с. 855659 (СССР). Сумматор по модулю / Н.И. Червяков.-Опубл. в Б.И., 1981, № 30.

21. А.с. 981992 (СССР). Устройство для арифметической и логической обработки двоичных и двоично-десятичных П -разрядных чисел / В.Д. Козюминский, В.А. Мищенко, А.Н. Семаш- 198 ко, А.В. Гурьянов, Опубл. в Б.И., 1982, JS 36.

22. А.с. 798828 (СССР). Двухрядный сумматор в коде М из N /

23. B.А. 1^менпк. Опубл. в Б.И., 1981, 3.

24. Органов В.В. О минимальной форме матричного десятичного сумматора. В кн.: Математическое моделирование и теория электрических цепей. Киев: Наукова думка, 1974, № 12,с. 48-52.

25. Органов В.В., Акулова Л.Г. Об эффективности применения кодов "т из п "в комбинационных сумматорах.- Харьков, 1982. II. - Рукопись деп. в ВИНИТИ, J& 1476 - 83. Деп.

26. А.с. 883903 (СССР). Устройство для суммирования чисел, представленных в системе счисления в остаточных классах / А.Р. Чачанашвили, В.Х. Хацкевич, А.А. Гварамия, Д.М.Себуа.-Опубл. в Б.И., 1981, 1Ь 43.

27. Органов В.В. О минимальной форме матричного двоично-пятеричного сумматора. В кн.: Математическое моделирование и теория электрических цепей. Киев: Наукова думка, 1974,12, с. 45-48.

28. Гуменюк В.А. Влияние структуры М из N кода на время выполнения сложения в ЭВМ. Киев, 1981. - Рукопись деп. в УкрНИИНТИ, № 2987-81.

29. Ващенко В.Ф. Рациональные приемы минимизации модульных схем. В кн.: Электроника и моделирование. Киев: Изд-во ин-та математики, 1977, вып. 16, с.26-34.

30. Проектирование цифровых вычислительных машин / Под ред.

31. C.А. Майорова. М.: Высш. школа, 1972. - 344 с.

32. Поспелов Д.А. Логические методы анализа и синтеза схем.-М.; Энергия, 1974. 374 с.- 199

33. Фридман А., Meнон П. Теория и проектирование переключательных схем. М.: Мир, 1978. - 580 с.

34. Шоломов Л.А. Основы теории дискретных логических и вычислительных устройств. М.: Наука, 1980. - 399 с.

35. Закревский А.Д. Логический синтез каскадных схем. М.: Наука, 1981, - 414 с.

36. Сигорский Б.П. Математический аппарат инженера. Киев: Техника, 1975, - 768 с.

37. Фадеев И.Л. Некоторые задачи декомпозиции системы булевых функций. В кн.: Автоматизация логического.проектирования цифровых устройств. Киев: Техника, 1979, с.25-30.

38. Чеботарев А.Н., Николенко В.Н. Простые декомпозиции асинхронных схем. Киев: Кибернетика, 1976, № 4 - 92 с.

39. Справочник по интегральным микросхемам / Под ред. Б.В. Тарабарина. М.: Энергия, 1980. - 583 с.

40. Органов В.В. Повышение быстродействия двоичных сумматоров с коррекцией суммы. Б кн.: Электроника и моделирование. Киев: Наукова дока, 1975, вып.8, с.49-51.

41. Карцев М.А., Брик В.А. Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981. - 359 с.

42. А.с. 798830 (СССР). Устройство для подсчета количества единиц в двоичном числе / С,Б. Сорокин, Г.М. Морозов.-Опубл. в Б.И., 1981, № 3.

43. Шауман А.И. 0 машинной реализации возведения в квадрат.-В кн.: Вычисл. техника и вопросы кибернетики. Л.: Изд-во ЛГУ, 1975, вып. 12, с.37-49.

44. Толокновский Б.Р. Вычисление значений квадратичных функций в цифровых аналогах. Автометрия, 1977, № 6, с.44-49.- 200

45. А.с. 970358 (СССР). Устройство для возведения в квадрат / М.Н. Рябчиков, Г.М. Чучин, Г.В. Мартыненко, И.Е. Красников. Опубл. в Б.И., 1980, № 40.

46. А.с. 628487 (СССР). Устройство для возведения двоичных чисел в квадрат / В.М. Ерухимович, Н.С. Преображенский, В.Г. Казаков. Опубл. в Б.И., 1978, й 13.

47. А.с. 606156 (СССР). Устройство для возведения в квадрат / В.И. Жабин, В.И. Корнейчук, Л.Н. Корниенко, В.П. Тарасен-ко. Опубл. в Б.И., 1978, № 21.

48. А.с. 842804 (СССР). Матричное устройство для возведения в квадрат / А.А. Щумилов, А.И. Суейдан, Али А.А.Д., К.Б. Декусар. Опубл. в Б.И., 1981, 1Ь 24.

49. А.с. 631918 (СССР). Устройство для возведения в квадрат п. разрядных чисел / Г.Е. Пухов, В.Ф. Евдокимов, Ю.А. Плющ, И.Ф. Зубенко, Ю.Т. Кизим. И.Ю. Пивень. - Опубл. в Б.И., 1978, № 3.

50. А.с. 699521 (СССР). Устройство для возведения в квадрат П. разрядных двоичных чисел / Я.М. Вайнштейн, В.И. Волошин, В.Ф. Евдокимов, И.Ф. Зубенко, В.В.Месяц, Ю.А. Плющ.-/Опубл. в Б.И., 1979, » 43.

51. А.с. 640291 (СССР). Квадратор П. -разрядных двоичных чисел / А.В. Бирюков, Г.М. Левин, В.А. Очеретнюк, В.М. Ху-торецкий. Опубл. в Б.И., 1978, Л 18.

52. А.с. 623201 (СССР). Устройство для возведения П. разрядных чисел в квадрат / А.В. Макеев, В.А. Черкасов. - Опубл. в Б.И., 1978, № 26.

53. А.с. 758144 (СССР). Устройство для возведения в квадрат многоразрядных двоичных чисел / Н.В. Черкасский, P.O. Ан- 201 тонов, В.П.Петренко, В.И.Песков, Т.Ю.Стецкив. Опубл. в Б.И., 1980, № 31.

54. А.с. 951300 (СССР). Устройство для возведения в квадрат п разрядных двоичных чисел /Ю.Н.Ложкин , А.А.Мамаев,

55. Р.Д.Яхонтов. Опубл. в Б.И., 1982, № 30.

56. Баулис Л.К., Эрглис У.Ю. Микропроцессор умножения. В кн.: Цифровые устройства и микропроцессоры. Рига: Зинанте, 1979, вып. 3, с. 12-18.

57. А.с. 788106 (СССР). Квадратор / Б.С.Аршанский. Опубл. в Б.И., 1980, № 29.

58. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Л.: Изд-во ЛГУ, 1975. -95с.

59. Бронштейн И.Н., Семендяев К.А. Справочник по математике для инженеров и учащихся ВТУЗов. М.: Наука, 1981, - 719 с.

60. Смолов В.Б., Байков В.Д. Анализ табличных и таблично алгоритмических методов воспроизведения элементарных функций.-Электронное моделирование, 1980, № I, с.22-27.

61. Преснухин Л.Н., Нестеров П.В. Цифровые вычислительные машины. М.: Ekicin. школа, 1981. - 511с.

62. А.с. 817705 (СССР). Множительное устройство / В.В.Нешвеев, Б.Л.Лейкенман, Л.В.Дербунович. Опубл. в Б.И., 1981, Р 12.

63. А.с. 935948 (СССР). Устройство для умножения матричного типа / А.И.Буртов, Ю.С.Ицкович, Л.Д.Лапкин, В.Г.Носов, А.Н. Шполянский. Опубл. в Б.И., 1982, № 22.

64. А.с. 938282 (СССР). Множительное устройство / В.В.Нешвеев, Б.Л.Лейехман, Л.В.Дербунович. Опубл. в Б.И., 1981, № 12.

65. А.с. 972502 (СССР). Матричное устройство для умножения/ А.Ф.Катков, В.П.Романцов, Л.А.Зайкова, Н.А.Марелова.- 202 -Опубл. в Б.И., 1982, № 41.

66. Оранский A.M. Аппаратные методы в цифровой вычислительной технике. Минск: Изд-во БГУ, 1977. - 207 с.

67. HarqtdH. iToMLate^Leste digitat JUu^tipiLzLe гег |иг dea tia$at$ La computer ^temea. eiekt*onik, 1980, a9j N4, &.i?-ad.

68. BreatR. Expandable 8*8 Bit ECi. muttLptie'a Qurai^ dt 19 n^eC.-ЕФЯ, 4980,25 ,N ik, p. 69.

69. A.c. 894703 (СССР). Устройство для умножения / Л.В.Дербу-нович, В.В.Шатилло. Опубл. в Б.И., 1981, № 48.

70. Fank KacEla t. Л higk ~ ^peed8*8 Bit paw Mel mu Etipfie*.- ifEEE 3.$oEid

71. Hote tl^euit^ 498a,4?,N4 p. 638-64?.

72. HuTcincj К 6-EoBqE and modufa^ tufo'^ ciompfe-ment cetEuEa* агга^ muHlptie*$.-ЭЕЕЕТгап*.

73. Comput, 19^9 , г&} Nk, p. 800-306.

74. KerLa Uait muHLpfcie$ ttfo bk- 6it mumBe^ La nano£e£ond$. EEetfUonic^ 19?9, 52, NiOt p. 67-6B.69. $heomo itf. ^Dedicated muttLp£ie« £peed -up p^ode^fiaa La |a£t dompute^1. ЕЕееЫя jej, 49?8, £6

75. Микропроцессорные комплекты интегральных схем / Под ред. А.А.Васенкова, В.А.Шахнова. М.: Радио и связь, 1982.191 с.

76. Балашов Е.П., Пузанков Д.В. Микропроцессоры микропроцессорные системы. М.: Радио и связь. - 328 с.

77. Басиладзе С.Г., Као Дак Хьен. Быстродействующие схемы умножения на основе сумматоров частичных произведений. В кн.: Сообщ. Объедин. ин-та ядерных исслед., Дубна, 1982, № 146, с.14-28.

78. Фет Я.й. Параллельные процессоры для управляющих систем. -М.: Энергоиздат, 1981. 158 с.

79. Шостак А.А. О разработке быстродействующих однородных множительных структур. В кн.: Автомат, и вычисл. техн. Минск: Высш. школа, 1980, № 10, с.132-138.

80. Пат. 4.337.319 (США). JWuttlpfe /divide unit jТ. Ni$hirnoto- Опубл. 29.06.82.

81. А.с. 741265 (СССР). Устройство для умножения на п. разрядов множителя / С.И.Скрипицына. Опубл. в Б.И.,1980, № 22.

82. А.с. 717764 (СССР). Устройство для умножения на П разрядов множителя / С.И.Скрипицына. Опубл. в Б.И.,1980, №7.

83. А.с. 760097 (СССР). Устройство для однотактного умножения / С.И.Скрипицына. Опубл. в Б.И., 1980, № 32.

84. А.с. 868752 (СССР). Устройство для умножения / Ю.П.Барметов, Ю.Н.Евсеев. Опубл. в Б.И., 1981, Р36.

85. Пат. 4 130 878 (США) £xpandQ&£e 6 it mQ"Uidmuetlp^/T^. BaepKjR.H сСопе г Опубл. 19.12.78.

86. Александров А., Златев Г. Ускорено умножение за микропроцессора М6000 по метода на таблицата за умножение. Автоматика и изчисл. техн., 1979, 19, № I, с.34-36.

87. Пат. 4 153 938 (США). High. $>peed dom&lnQto'ua&digltqt muUipEleu I fjh$t R.C., ^ua H.T Bttkntt3Jlr1. Опубл. 8.05.79.

88. Басиладзе С.Г., Као Дак Хьен. Быстродействующий блок умножения. В кн.: Сообщ. Объедин. ин-та ядерных исслед., Дубна, 1982, № 13, с.4-8.

89. Басиладзе С.Г., Као Дак Хьен. Быстродействующие схемы умножения на основе метода табличного поиска. В кн.: Сообщ. Объедин. ин-та ядерных исслед., 1982, Р 147. - с.31-45.

90. Пат. 4 190 894 (США). High. $peed parattel muEiipdl-dcttlon. appQ*Eqtu$ vsiih £ingEe-ffcep Jummqnd'seduCtloa / d^aLg JMudge. Опубл. 26.2.80.

91. Тектенева C.M., Шумалов JI.А. Сокращение аппаратурных затрат в матричных умножителях без потери быстродействия. -В кн.: Многопроцессорные вычислительные структуры. Таганрог : Изд-во ТРТИ, 1979, №1/10, с.90-92.

92. А.с. 857978 (СССР). Устройство для возведения в квадрат и умножения / В.А.Стулов, В.С.Харькин, В.А.Чекулов. -Опубл. в Б.И., 1981, Р 31.

93. Грубов В.Й., Кирдан B.C. Справочник по ЭВМ и аналоговым устройствам. Киев: Наукова думка, 1977. - 355 с.

94. Горелик A.JI., %тко Г.И., Белоусов Ю.А. Бортовые вычислительные машины. М.: Машиностроение, 1975. - 201 с.

95. Мухопад Ю.Ф. Проектирование специализированных микропроцессорных вычислителей. Новосибирск: Наука, 1981. -160 с.

96. Основы построения технических средств ЕС ЭВМ на интегральных схемах / Под ред. В.Н.Файзулова. М.: Радио и связь, 1981. - 286 с.

97. А.с. 622071 (СССР). Цифровой генератор колоколообразнойфункции / В.Л.Рвачев, В.А.Рвачев, В.М.Колодяжный, В.В.Органов, А.А.Дабагян. Опубл. в Б.И., 1978, W 32. 93. А.с. 744563 (СССР). Устройство для умножения / Я.И.Фет. -Опубл. в Б.И., 1980, № 24.