автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Модель, алгоритмы и реализация арифметического устройства на формальных нейронах

На правах рукописи

ХлаВин

МОДЕЛЬ, АЛГОРИТМЫ И РЕАЛИЗАЦИЯ АРИФМЕТИЧЕСКОГО УСТРОЙСТВА НА ФОРМАЛЬНЫХ НЕЙРОНАХ

05.13.05 - Элементы и устройства вычислительной техники и систем управления

2 ОКТ 2014

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

КУРСК 2014

005553006

Работа выполнена на кафедре защиты информации и систем связи ФГБОУ ВПО «Юго-Западный государственный университет»

Научный руководитель: доктор физико-математических наук, профессор,

Добрнца Вячеслав Порфирьевич

Официальные оппоненты: Фнсун Александр Павлович

доктор технических наук, профессор, Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования «Государственный университет - учебно-научно-производственный комплекс» (г.Орёл), профессор кафедры «Электроники, вычислительной техники и информационной безопасности»

Дюбрюкс Сергей Александрович,

кандидат технических наук, отдельное хозрасчетное предприятие «Авиаавтоматика» Курского открытого акционерного общества «Прибор», инженер конструктор 2-ой категории (г. Курск)

Ведущее предприятие: Федеральное государственное бюджетное

образовательное учреждение высшего профессионального образования «Томский государственный технический университет» (г. Томск)

Защита диссертации состоится « 20 » ноября 2014 г. в 16:00 часов на заседании диссертационного совета Д 212.105.02 при Юго-Западном государственном университете по адресу: 305040, г. Курск, ул. 50 лет Октября, 94, конференц-зал.

С диссертацией можно ознакомиться в библиотеке и на сайте Юго-Западного государственного университета, адрес сайта http://www.swsu.ru/ds/diss-swsu/ .

Автореферат разослан « 25 » сентября 2014 г.

Ученый секретарь диссертационного совета

Титенко Евгений Анатольевич

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность работы. Очевидно, что компьютерные технологии сделали гигантский шаг вперед от момента своего рождения до настоящего времени. ЭВМ стали намного более производительными, компактными, надежными и доступными, благодаря чему стало возможным их внедрение практически во все области человеческой деятельности. Однако основным вектором перспективных исследований и разработок элементов и устройств вычислительной техники и систем управления остается повышение их быстродействия при выполнении арифметических операций, что определяет один из основных аспектов актуальности темы диссертации.

Основная решаемая задача диссертационного исследования заключается в минимизации затрат времени при выполнении операций сложения-вычитания при приемлемых аппаратных затратах и других метрических показателей и разработке структурно-функциональной организации устройства сложения-вычитания.

В связи с развитием вычислительной техники задача повышения быстродействия доминирующей базовой операции сложения (вычитания) путем создания специализированных вычислительных устройств, является актуальной. Основными критериями, варьируемыми при выборе той или иной схемы, являются: сложность реализации комбинационных схем модулей; быстродействие специализированных арифметических устройств; аппаратные затраты по реализации спецпроцессоров; потребляемая мощность вычислительных устройств.

Для решения этой задачи диссертационного исследования имеются необходимые предпосылки и основания. Проблеме создания высокоскоростных арифметических устройств и их алгоритмическому обеспечению посвятили свои работы Каляев A.B., Бандман O.A., Бойков В.Д., Ачасова С.Н., Смолов В.Б., Kung N.T., Book R.V и т.д. Опыт международного компьютерного сообщества показал, что традиционные средства выполнения арифметических операций имеют потенциал повышения уровня эффективности в условиях возросших требований к скорости обработки данных.

В теоретическую часть диссертации включены: анализ современного состояния исследований и разработок быстродействующих арифметических устройств, разработка математических аспектов выполнения операций, создание имитационной модели процессов обработки чисел в формате с фиксированной запятой и быстродействующего устройства сложения-вычитания, а также алгоритм его работы.

Практическая часть работы содержит схемные реализации компонентов устройства сложения-вычитания, программные средства имитационного моделирования и результаты экспериментальных исследований.

Работа выполнена в рамках НИР по гранту Президента РФ МД-2218.2011.8 «Теоретические основы и принципы построения параллельных логических мультиконтроллеров с распределенным аппаратным межмодульным взаимоконтролем коммуникационной среды», выполняемых в ЮЗГУ.

Целью работы является повышение скорости выполнения операций сложения-вычитания в прямых кодах путем создания структурно-функциональной организации вычислительного устройства на основе формальных нейронов и алгоритма его работы.

В соответствии с этой целью ставятся следующие частные задачи:

1. Проведение анализа существующих методов повышения быстродействия выполнения арифметических операций над двоичными числами и способов их реализации на аппаратном уровне. Обоснование основных направлений исследований.

2. Разработка математической модели арифметического вычислителя на формальных нейронах.

3. Создание алгоритма работы арифметического вычислителя на элементах нейронной логики.

4. Разработка структурных и функциональных схем устройства и блоков арифметического вычислителя на формальных нейронах.

5. Разработка функциональной схемы определения межразрядного сквозного переноса на мажоритарных элементах; функциональной схемы одноразрядного сумматора-вычитателя на пороговых элементах и их экспериментальное исследование.

Объектом исследования являются арифметические устройства компьютеров и вычислительных систем.

Предмет исследования - математические основы, структурно-функциональная организация и алгоритмы функционирования арифметических устройств.

Методы исследования. Для решения поставленных задач в работе использовалась теория проектирования устройств ЭВМ, теория нейронных сетей, методы математического моделирования, теория алгоритмов.

Результаты, выносимую на защиту, и их научная новизна:

1. Математическая модель арифметического вычислителя на нейронах, отличающаяся применением мажоритарных, пороговых и нейронных элементов в блоках устройства, которые работают в полную нагрузку и полном объеме, и обеспечивающая работу специализированного арифметического устройства с максимальным быстродействием.

2. Модификация алгоритмов сложения чисел в прямых кодах, отличающаяся применением межразрядных сквозных переносов - заёмов при суммировании и вычитании двоичных чисел, и позволяющая повысить быстродействие выполнения арифметических операций.

3. Структурно-функциональная организация арифметического устройства, отличающаяся применением сети формальных нейронов в устройстве сумматора-вычитателя для реализации ускоренного сквозного переноса; схемотехнические решения блоков устройства, каждое из которых обеспечивает уменьшения времени задержки выполнения арифметических операций. Разработанное устройство защищено патентом РФ. (Решение о выдаче патента на изобретение Федеральной службы по интеллектуальной собственности от 16.04.2014. — № 2012141444/08(066747); заявка 27.09.2012; опубл. 27.07.2014.

4. Синтезирование быстродействующие схемы всех компонентов устройства суммирования-вычитания, одноразрядного сумматора-вычитателя на пороговых элементах со скоростной схемой реализации сквозного межразрядного переноса-заёма и результаты сопоставительного анализа и имитационного моделирования.

Достоверность результатов диссертационной работы обеспечивается корректным и обоснованным применением положений и методов модификации алгоритма соложения чисел в прямых кодах; теорий: графов, проектирования цифровых устройств, а также подтверждается результатами программного моделирования с использованием зарегистрированных в установленном порядке программных средств и экспертизой Роспатента.

Практическая ценность диссертационной работы состоит в следующем:

1. Разработано специализированное быстродействующее вычислительное арифметическое устройство, которое может быть применено для вычисления суммы и разности двоичных чисел в прямых кодах, а также в качестве сопроцессора в составе супер-ЭВМ, пригодное для постановки НИОКР.

2. Специальное арифметическое устройство можно использовать в распределенных системах, как специальный модуль в вычислительной открытой развиваемой асинхронной модульной системе "ВОРАМС", МАРС.

3. Созданная имитационная модель позволяет оценить быстродействие алгоритма сложения чисел в прямых кодах, быстродействие вычислительного арифметического модуля, определение и применении межразрядного сквозного переноса-заёма при вычислении суммы и разности двоичных чисел.

Результаты диссертационной работы найдут применение в создании высокопроизводительных арифметических процессоров, системах цифровой обработки сигналов в реальном времени, системах управления и т.д.

Соответствие паспорту специальности. Область проведенных научных исследований соответствует следующим областям специальности 05.13.05 - Элементы и устройства вычислительной техники и систем управления:

П.2. Теоретический анализ и экспериментальное исследование функционирования элементов и устройств вычислительной техники и систем управления в нормальных и специальных условиях с целью улучшения технико-экономических и эксплуатационных характеристик.

П.З.Разработка принципиально новых методов анализа и синтеза элементов и устройств вычислительной техники и систем управления с целью улучшения их технических характеристик.

Апробация работы. Результаты работы докладывались на XI международной научно-технической конференции «Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации», РАСПОЗНАВАНИЕ - 2013, Курск, Российская Федерация, 17-20 сентября 2013 года; I всероссийской научно-практической конференции «Инфокоммуникации и информационная безопасность: состоя-

ние, проблемы и пути решения», Курск, Российская Федерация, 24-26 апреля 2014 года в ФГБОУ ВПО «Юго-Западный государственный университет».

Результаты работы внедрены в автоматизированной системе управления производством ОАО «Геомаш», а так же учебный процесс 2, 3 и 4 -ых курсов по дисциплинам «Организация ЭВМ и систем», «Аппаратные средства защищенных вычислительных систем», «Вычислительные системы, сети и телекоммуникации» и «Архитектура ЭВМ и систем» кафедр «Защита информации и системы связи» и «Информационные системы и технологии» Юго-Западного государственного университета.

Публикации. Результаты, полученные в диссертационной работе, нашли отражения в 7 печатных работах, входящих в перечень ВАК, и одном патенте на изобретение.

Личный вклад в работы, написанные в соавторстве состоят в следующем: в работе [1] разработал структурную схему умножителя, описал работу блоков схемы, написал введение и заключение статьи, в работе [2] написал введение, разработал алгоритм и описал работу структурной схемы устройства, в работе [3] выполнил описание алгоритма работы ускоренного умножителя, сформировал алгоритм и написал введение и заключение, в работе [4] разработал и выполнил описание блок-схемы алгоритма работы устройства, описал работу цифрового устройства, в работе [5] написаны разделы функционирования работы блоков устройства, в работе [6] составил структурную схему устройства выполнения логических операций, написал заключение статьи, в работе [7] произвел патентный поиск на заданную тему, разработал блок-схему алгоритма работы устройства и описал ее работу, составил структурные схемы блоков автомата и описал работу блоков, написал заключение заявки на изобретения.

Структура и объём работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников и двух приложений, изложена на 107 страницах, содержит 20 рисунков и 5 таблицы, 84 наименований библиографии.

СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы, сформулированы цель, объект, предмет, задачи и основные научные положения исследования.

В первой главе рассматриваются особенности анализа и проектирования арифметических процессоров, принципы построения специализированных сумматоров, сущность предлагаемого подхода создания процессоров-акселераторов и область их применения.

Совершенство универсальных процессоров относительно, поскольку всегда существуют задачи, которые решаются с низкой производительностью. Универсальные компьютеры, реализующие любой алгоритм, не может конкурировать по скорости обработки со специализированными вычислительными модулями при решении определенных задач. Вычислительные специализированные процессоры не менее чем на порядок дешевле равно' 'мощного универсального устройства.

В диссертационной работе рассматриваются технические решения устройства, выполняющего арифметическую операцию сложения и вычитания чисел. Известные разработки имеют высокую аппаратную сложность и недостаточное быстродействие. С применением решающих блоков параллельный сумматор представляет собой п одноразрядных сумматоров, последовательно соединенных цепями переноса от младших разрядов к старшим. Быстродействие такой схемы относительно невелико, т.к. формирование сигнала суммы и переноса в ьм разряде возможно только после поступления сигнала переноса с (¡-1)-го разряда. Следовательно, чем меньше время распространения сигнала по цепи переноса, тем выше быстродействие сумматора. На этом основании особое внимание при построении параллельного сумматора уделяется цепи организации переноса.

Инструментальные средства организации переноса при увеличении разрядности чисел приводят к дополнительным аппаратным затратам, что компенсируется повышением быстродействия. Известны многочисленные схемотехнические решения сумматоров с разными механизмами и алгоритмами их формирования и распространения переносов.

Например, «манчестерский сумматор» является наиболее популярной схемой динамического сумматора с одновременным переносом. Обладает быстрой, простой и систематичной структурой, подходящей для реализации в больших интегральных схемах. Рекурсивный характер связей заключается в том, что логика вычисления каждого значения переноса содержит логику, используемую для генерации предыдущих переносов. Манчестерский сумматор генерирует промежуточные значения переносов, используя отводы тех элементов, которые вычисляют перенос старших битов. Основным недостатком данного сумматора является то, что время распространения переноса с ростом разрядности увеличивается намного быстрее, чем у других схем с одновременным переносом. В связи с этим разрядность манчестерского сумматора редко превышает 4 бита.

Сумматор Когга-Стоуна имеет высокое быстродействие за счет увеличения основания и степени разреженности сумматора. Разреженность сумматора определяет, сколько битов переноса генерируется деревом переноса. Полученные переносы затем используются как входные переносы для сумматоров с последовательным переносом или некоторых других сумматоров меньшей разрядности, которые получают окончательный результат. Увеличение разреженности приводит к сокращению общего числа вычислений и может снизить количество связей. Схема сумматора с одновременным переносом требует меньшее количество аппаратных ресурсов, чем «манчестерский сумматор», однако, имеет больший коэффициент ветвления и, как следствие, более низкую производительность.

Сущность предлагаемого в диссертационной работе подхода заключается в создании быстродействующего специализированного арифметического устройства, которое может быть применено для вычисления суммы и разности двоичных чисел в прямых кодах на основе формальных нейронов. Сфера эффективного использования разработанного устройства включает в

себя специализированные вычислительные устройства в составе ИБС-архитектур, а также в открытых развиваемых модульных системах при доминировании операций сложения-вычитания.В устройстве использован способ формирования сквозного переноса между двоичными разрядами чисел, что увеличивает быстродействие арифметического устройства. Разработаны структурные и функциональные схемы, а также алгоритм управления специализированным устройством вычисления суммы или разности двоичных чисел.

Во второй главе приводится описание характеристик специализированного арифметического модуля и описание различных блоков, входящих в состав разработанного устройства. Основным блоком любой вычислительной машины является арифметико-логическое устройство. Выполняемые им элементарные операции, такие как сложение, вычитание, умножение и деление, лежат в основе других операций более высоко уровня. От скорости выполнения простейших арифметических операций в существенной степени зависит производительность всего вычислительного устройства.

В современных вычислительных машинах используется двоичная система счисления для хранения операндов и результата арифметических операций. Двоичная система счисления не является оптимальной, но она является традиционно используемой системой счисления и согласованной с существующими технологиями для аппаратной реализации выполнения арифметических операций. При хранении двоичных чисел с фиксированной точкой в памяти вычислительной машины существует несколько вариантов их представления: в прямом или дополнительном коде.

В данной работе приводится описание специализированного арифметического устройства, выполняющего все операции только лишь в прямых кодах. Для ввода и хранения операндов имеется два регистра длины и, состоящих из одного знакового разряда и п-1 цифровых разрядов. Вне зависимости от выполняемой операции входные значения хранятся в виде чисел с фиксированной точкой и не подлежат преобразованию в другие способы представления ни на этапе хранения, ни на этапе вычисления и получения результата, избегая переходов к другим представлениям, что позволяет достичь более высокой скорости арифметического устройства. Результатом выполнения арифметических операций является число с фиксированной точкой. При выполнении сложения и вычитания двух «-разрядных чисел — результат может содержать п+1 разряд. Это необходимо учитывать чтобы избежать переполнения. Знак результата при выполнении сложения и вычитания равен знаку наибольшего по модулю операнда.

Будем рассматривать числа из интервала [0;1). Номером разряда будем считать его расположение после точки в представлении числа с фиксированной точкой, т.е. старшим будет являться разряд с меньшим номером. При выполнении операции сложения и вычитания, для каждого разряда необходимо вычислить результат данного разряда и определить будет ли выполняться перенос (заем) в старший разряд. При выполнении операции сложения значение /-го разряда результата описывается формулой (1), где - г-й

разряд результата суммирования, А1- /-й разряд первого операнда, В1 - 1-й разряд второго операнда, Р1+1 бит переноса, полученный в предыдущем разряде.

Б, = А^, Р1+1 V А,В, р|+1 УА,В,Р,+1 = А,ФВ|Ф Р1+1. (1)

Для младшего разряда перенос из предыдущего разряда отсутствует и устанавливается равным нулю. Необходимость учета переноса из предыдущего разряда не позволяет реализовать сложение и вычитание всех разрядов чисел параллельно. Перенос выполняется, когда два и более из трех битов, среди которых перенос из предыдущего разряда,/-й разряд первого операнда и 1-й разряд второго операнда, равны единице. Перенос Piв старший разряд вычисляется по формуле.

Р^А^АЛ«^«. (2)

В диссертационной работе в блоке арифметического устройства, выполняющего суммирование и вычитание, предлагается использовать нейросетевой элемент. Вго назначение заключается в определении выполняемой операции, сложения или вычитания, данную задачу эффективно решает формальный нейрон с пороговой функцией. Два нейроподобных элемента определяют арифметическую операцию, которую необходимо выполнить сумматору-вычитателю. Нейроны выполняют логические операции суммы по модулю два. Выходной сигнал с выхода второго нейрона вычисляет арифметическую операцию и может быть описан формулой.

СВ = (ЗнРВ ©К0П)©ЗнРА. (3)

где СВ - управляющий сигнал, признак операций суммирование или вычитание, ЗнРВ-знаковый разряд второго двоичного числа, ЗнРА-знаковый разряд первого двоичного числа, КОП - код операции.

Формальный нейрон выполняет операцию сложения по модулю два знаковых разрядов операндов и кода операции. Выходное значение равное нулю указывает на то, что необходимо выполнять операцию сложения, а сигнал формального нейрона равный единице соответствует операции вычитания.

Классической иллюстрацией в применении пороговых и нейроподобных элементов является работа параллельного сумматора-вычитателясо сквозным переносом на нейронах. Арифметические операции суммирования или вычитания в устройстве выполняет одноразрядный сумматор-вычитатель. Этот блок содержит пороговые элементы, инвертор и логические схемы. Сумматор выполнен на пороговом элементе. Схема определения сквозного переноса выполняет функцию определения межразрядного переноса при суммирований и заёма при вычитании выполнена на мажоритарных элементах. На выходе каждой схемы формируются логические функции.

При выполнении арифметической операции суммирования

п,з,= (зр1бч&зр!мч) у(зр1бч&п1+1з1+1)у(зр1мч&п1+1з1+1). (4)

при выполнении арифметической операции вычитания

ПД = (З^БЧ&Зр1МЧ)У(З^БЧ&П|+13Н1)У ((З^БЧ&З^ МЧ<Щ+131+1). (5)

где Л 31 - 1 сигнал переноса-заёма, Ш+131+1 сигнал переноса-заёма1+1-го разряда после точки двоичного числа, 3р1 БЧ - знаковый разряд большего числа, Зр1МЧ - знаковый разряд меньшего числа.

На входы порогового элемента параллельного сумматора-вычитателя поступают двоичные разряды первого и второго чисел и перенос-заем из младшего разряда в старший и перенос-заем сформированный в I разряде, а также признак суммирования-вычитания. Логические элементы выполняют функцию электронных ключей. Управляющим сигналом для них является признак суммирования-вычитания - "0". Одноместный предикат "0" =(СВ=0) зависит от знака операции СВ. Если знак операции суммирования-вычитания будет равен нулю, то вычисляется операция суммирования, а предикат "0" будет истинным и иметь значение 1. Если же знак операции суммирования-вычитания будет равен единице, то выполняется операция вычитания, а предикат "0" будет ложным и иметь значение 0.

Структурную схему п- разрядного сумматора-вычитателя можно представить в виде множества локальных подсистем (вершин графа) и обменные потоки (дуги графа). Вершинами графа являются решающие схемы устройства, дугами графа входные данные или результаты функционирования названных структурных компонентов. Следует рассмотреть получение результата в виде переноса из младших разрядов в старшие или заёма из старших разрядов в младшие, а также вычисление суммы или разности двоичных чисел. Рассмотрим систему логических функций для вычисления переноса-заёма и суммы и разности для самого правого, младшего и-ого разряда входных чисел. Для вычисления суммы чисел определение и -ого разряда переноса вычисляется по формуле:

Пп3„ = (БРгБЧ„&БРгМЧп&"0") 0 (БРгБЧ„&БРгМЧ„еБРгМЧп)&;10¥, (6)

где значение символа "0" выбора операции равно 1.

При вычислении разности определение п-ого разряда заёма вычисляется также по формуле (6), только значение символа "0" равно 0.

Вычисление п-ого разряда суммы или разности с учетом выражения (6) при соответствующем значении символа "0" выбора операции производится по формуле: _

РЕЗП = (БРгБЧп©БРгМЧп) &0®(БРгБЧп©БРгМЧ„)&"0". (7)

Для ¡-ого двоичного разряда вычисление ¡-ого разряда переноса-заёма осуществляется по формуле:

Пг3( = ((БРгБЧ,ФСУМ/ВЫЧ1&П1+131+1)&"0и©

(ЕРГБЧДБРГМЧ^БРГМЧ, ¿П1+1З1+1®П1+1З1+1) (8)

Блок регистра большего числа я

Вычисление ього разряда суммы по формуле:

рез, = сум/выч,®п|+1з,+1. (9)

Вычисление ього разряда разности по формуле:

РЕЗ, = БРгМЧ1®БРгБЧ1&БРгМЧ1© П1+131+1®

©БРгБЧ,&П1+г31+1®БРгБЧ1&БРгМЧ1&П1+13|+1. (10)

В этом случае общая формула вычисления 1-го разряда результата имеет вид:

РЕЗ! = (СУМ/ВЫЧ1®П1+131+1)&,,0"Ф(БРгМЧ1®БРгБЧ1&БРгМЧ1® П1+131+1©

®БРгБЧ1&П1+1Зн.г®БРгБЧ1&БРгМЧ1&Пн131+1)&Ж. (1.1)

Полученные двоичные разряды суммы и разности двоичных чисел параллельно поступают на входы триггеров блока регистра результата БРгР. По команде из блока управления происходит запись и хранение результата вычислений в памяти вычислительного модуля.

В третьей главе представлена структурно-функциональная организация параллельного сумматора-вычитателя со сквозным переносом на основе сети формальных нейронов й" комбий^ошшх-'схем' вспомогательного назначения, показаны блоки устройства, а также установлены связи между

блоками в виде информационных и управляющих сигналов. Приведен анализ и описание алгоритма управления разработанного цифрового арифметического модуля.

Параллельный сумматор-вычитатель со сквозным переносом на нейронах содержит: блок ввода чисел БВЧ, блок компарации БКО, блок регистра большего числа БРгБч, блок суммирования-вычитания БСВ, схему определения сквозного переноса-заёма СхОСП, блок регистра меньшего числа БРгМч, блок регистра результата БРгР, блок управления БУ, пороговые элементы, нейроны, и представлен на рисунке 1.

Рис.1. Структурно-функциональная организация параллельного сумматора-вычитателя со сквозным переносом на нейронах

Блок ввода чисел БВЧ служит для ввода операндов и знака операции, блок компарации БКО служит для сравнения чисел А и В, если необходимо выполнить операцию вычитания, блок регистра большего числа БРгБч служит для хранения первого числа в случае выполнения операции сложения или для хранения большего по модулю числа в случае выполнения операции вычитания, схема определения сквозного переноса-заёма СхОСП служит для получения сквозного переноса при сложении и заёма при вычитании, блок суммирования-вычитания БСВ предназначен для выполнения операций сложения или вычитания, блок регистра меньшего числа БРгМчслужит для хранения второго числа в случае выполнения операции сложения или для хранения меньшего по модулю числа в случае выполнения операции вычитания,

блок регистра результата БРгР предназначен для хранения суммы при сложении или разности при вычитании чисел, а также знака результата, блок БУ служит для управления устройством.

В этой же главе приведен анализ и описание алгоритма управления разработанного цифрового арифметического модуля. Блок-схема алгоритма приведена на рисунке 2.

Рис. 2. Блок-схема алгоритма управления параллельного сумматора-вычитателя со сквозным переносом на нейронах

Работа блок-схемы алгоритма управления цифрового автомата заключается в следующем. Блок-схема содержит 20 блоков. В блоках с 2-ого по 7-ой происходят обнуление элементов памяти и запуск устройства, ввод входных чисел, вычисление управляющего сигнала «суммирование-вычитание» с помощью операций суммы по модулю два и анализ этого сигнала. В блоках с 8-ого по 12-ый осуществляется арифметическая операция суммирования входных чисел. Блоком управления генерируются управляющие сигналы, которые формируют выполнение операции суммирования. В блоках с 13-ого по 18-ый осуществляется арифметическая операция вычитания входных чисел. Управляющие сигналы блока управления формируют выполнение операции вычитания. В блоке 19 алгоритма выполняется операция записи полу-

ченного результата в память устройства. Блоки 1- ый и 20 - ый являются соответственно начальным и конечным.

В этой главе приведены результаты моделирования работы параллельного сумматора-вычитателя на нейронах со сквозным переносом, а также представлены в виде таблицы примеры выполнения арифметических операций.

В четвертой главе рассматриваются особенности построения специализированного арифметического вычислительного модуля, структурные схемы блоков параллельного сумматора-вычитателя, приводится его структура, описывается специфический метод, на основе которого создается алгоритм управления функционированием устройством, решающим задачи сложения и вычитания двоичных чисел в прямых кодах, представлены структурные и функциональные схемы модуля.

Одним из недостатков существующих алгоритмов вычисления суммы чисел является применение дополнительных кодов, а также применение параллельных сумматоров с последовательным переносом. Эти факторы влияют на аппаратную сложность цифровых устройств, а также значительно снижают скорость вычисления результата. В данной главе предлагается алгоритм сложение чисел в прямых кодах, в котором межразрядный перенос формируется сквозным способом с помощью специализированных схем. В функциональных схемах применены мажоритарные, пороговые и нейропо-добные элементы, что повышает надежность работы устройства, а также ведет к упрощению комбинационных схем блоков. Структурная схема определения сквозного переноса-заема приведена на рисунке 3, которая содержит п - сумматоров по модулю два, п - мажоритарных элементов, выполняющую функцию по определению переноса в старшие разряды при суммирован™ или заёме из старших разрядов при вычитании.

На первые входы сумматора по модулю два блока поступают двоичные разряды операнда из блока регистра большего числа. На вторые входы всех сумматоров блока поступает признак операции суммы-вычитания. Если признак равен нулю (выполнение операции сложения), то сумматоры выполняют функцию повторителей. В этом случае все входные разряды в прямом коде поступают на первые входы соответствующих мажоритарных элементов блока. Если признак операции равен единице(выполнение операции вычитания), то все входные двоичные коды поступают на входы мажоритарных элементов в обратном коде.

Рис. 3. Схема реализации сквозного переноса-заёма

В этом случае сумматоры по модулю два выполняют функцию инверторов. На вторые входы мажоритарных элементов поступает информация с выходов предыдущих мажоритарных элементов. В этом блоке используются трехвходовые мажоритарные элементы. Единица на выходе мажоритарного элемента будет только тогда, когда будет большинство единиц на входе, в данном случае две или три. На третьи входы мажоритарных элементов поступают двоичные коды из блока регистра меньшего числа в прямом коде. Выходной сигнал «перенос - заём» будет равен единице в том случае, когда возникнет перенос из младших разрядов в старшие при сложении чисел и при возникновении заёма в младшие разряды из старших при выполнении операции вычитания от большего по модулю числа меньшего.

Структурная схема блока суммирования-вычитания представлена на рис. 4. Этот блок содержит п - одноразрядных сумматоров-вычитателей.На вход каждого одноразрядного сумматора-вычитателя поступает четыре входных двоичных числа: двоичный / -разряд большего по модулю числа, при выполнении операции вычитания, или первого числа, при выполнении операции суммирования, двоичный / -разряд меньшего по модулю числа, при выполнении операции вычитания, или второго числа, при выполнении операции суммирования, перенос из младших разрядов в старшие, заем из старших разрядов в младшие при выполнении операции вычитания, управляющий сигнал суммирования-вычитания из блока ввода чисел.

Рис. 4. Блок суммирования-вычитания

Выходом каждого сумматора-вычитателя является результат суммы или разности. Управляющий сигнал поступает параллельно на входы всех одноразрядный сумматоров-вычитателей. Если сигнал суммирования-вычитания равен нулю, то это означает, что с выхода блока ввода чисел поступили числа с одинаковыми знаками, в этом случае выполняется операция суммирования, во всех блоках вычисляется сумма чисел. В случае равенства единице выполняется операция вычитания. Все блоки вычисляют разность между входными числами. Первый сумматор-вычитатель определяет сигнал переполнения разрядной сетки. Этот сигнал является выходным управляющим сигналом блока. Выходная информация в виде результата с выхода блока суммирования-вычитания поступает на вход блока регистра результата.

Функциональная схема одноразрядного сумматора-вычитателя приведена на рис. 5. Этот блок содержит пороговые элементы, инвертор, логические схемы. Пороговый элемент ОЭ44 составляет сумматор. На входы этого порогового элемента поступают двоичные разряды первого и второго чисел и перенос-заем из младшего разряда в старший и перенос-заем сформированный в /разряде, а также признак суммирования-вычитания СВ.

Пороговый элемент Б042 образует схему одноразрядного вычитателя двоичного числа. Логические элементы выполняют функцию электронных ключей. Управляющим сигналом для них является признак суммирования-вычитания СВ. Если признак операции суммирования-вычитания СВ будет равен нулю, то выполняется операция суммирования. Пороговый элемент И044 вычисляет сумму одноразрядных двоичных чисел. При суммировании через открытый элемент ОБ4б и схему ИЛИ ЪТ)47 разряд суммы СУМ1 поступит на вход блока регистра результата. Если сигнал СВ равен единице, то это означает, что выполняется операция вычитания. Пороговый элемент ОБ42 образует схему одноразрядного вычитателя. На выходе элемента ББ42

вычисляется разность поступивших на вход одноразрядного сумматора-вычитателя двоичных чисел. Через открытый электронный ключ и логическую схему ИЛИ разряды разности РА31 будут поступать на вход блока регистра результата.

Рис. S. Одноразрядный сумматор-вычитатель

Результаты моделирования разработанного устройства и схема расчета затрат времени приведены в четвертой главе диссертации. Техническая сложность устройства для параллельного сумматора-вычнтателя на нейронах со сквозным переносом составляет 5765 двухвходовых вентилей. Для параллельного сумматора-вычитателя на нейронах с последовательным переносом необходимо 6005 вентилей. Для сумматора Когга-Стоуна (Kogge-Stoncaddcr) необходимо 6570 вентилей.

Таким образом для параллельного сумматора-вычитателя на нейронах со сквозным переносом требуется на 240 вентилей меньше, чем для сумматора-вычнтателя на нейронах с последовательным переносом и на 805 вентилей меньше, чем на сумматор Когга-Стоуна (Kogge-Stoneaddcr).

В заключении обобщаются основные теоретические и практические результаты, полученные в диссертационной работе.

В приложениях дастся описание работы устройства. Представлен листинг программы моделирования. Приведено описание программы моделирования по устройству.

ОСНОВНЫЕ ВЫВОДЫ И РЕЗУЛЬТАТЫ РАБОТЫ

В диссертационной работе решена научная задача по разработке и созданию быстродействующего специализированного модуля, выполняющего

арифметические операции суммирования и вычитания двоичных чисел в прямых двоичных кодах.

При достижении поставленной цели в диссертационной работе получены следующие результаты:

1. Разработан алгоритм сложения чисел в прямых кодах, позволяющий значительно повысить скорость выполнения базовых арифметических операций (сложение-вычитание) в прямых кодах и отличается тем, что предлагается использовать сеть формальных нейронов для формирования и распространения переносов и реализации арифметических операций.

5. Создана структурно-функциональная организация сумматора, выполняющего операции сложения-вычитания в прямых кодах, отличающееся тем, что в нем используются мажоритарные, пороговые компоненты, нейронные элементы и комбинационные схемы, которые в совокупности обеспечивают существенное повышение быстродействие путем применения схем формирования и распространения переносов. Техническая сложность устройства сложения-вычитания составляет 6700 вентилей. Разработанное устройство защищено патентом РФ. (Решение о выдаче патента на изобретение Федеральной службы по интеллектуальной собственности от 16.04.2014. -№ 2012141444/08(066747); заявка 27.09.2012; опубл. 27.07.2014.

2. Создан программный продукт для имитационного моделирования разработанного специализированного устройства, что позволило подтвердить корректность алгоритма работы сумматора и построить таблицу результатов суммирования и вычитания исходных операндов в их разнообразии и вариациях «разряженности»0 или 1 в структуре двоичных чисел.

4. На основе моделирования выполнен сравнительный анализ известных и разработанного устройств. Установлено, что при фиксированной разрядной сетке 24 бита для представления операндов скоростное преимущество разработанного сумматора не менее чем в два раза выше по сравнению с сумматорами с последовательным распространением переноса, а также в 1,4 —1.6 раз выше, чем у сумматоров с последовательно-параллельным механизмом формирования и распространения переносов и сопоставимых аппаратных затратах.

ОСНОВНЫЕ ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

в рецензируемых научных журналах и изданиях

1. Хла Вин. Вычислители арифметических операций на нейронах. / Хла Вин, С.С. Шевелев, В.П. Добрица // Известия Юго-Западного государствен-ногоуниверситета. -2012.-№4 (43),-Ч. 2, -С. 11-16.

2. Хла Вин. Вычислительный модуль ускоренного умножения на нейронах / Хла Вин, С.С. Шевелев // Нейрокомпьютеры: разработка, применение. - 2014. № 6. С. 22-26.

3. Хла Вин. Вычислительный модуль ускоренного деления на нейронах / Хла Вин, С.С. Шевелев // В мире научных открытий. - 2014. № 8. С. 174-182.

4. Шевелев, С.С. Arithmetical operation in ternary asymmetrical system of the numeration (reckoning) / С.С. Шевелев, Е.Ю. Дорошенко, Хла Вин // Нейрокомпьютеры: разработка, применение. —2014. № 8. С. 59-63.

Патенты и изобретения

5. Пат. 2523942 Российская Федерация, МПК G Об F 7/506, G 06 N 7/00. Параллельный сумматор-вычитатель на нейронах со сквозным переносом / Шевелев С.С., Солодовников Ф.М., Шикунов Д.А., Шикунова Е.С., Хла Вин / заявитель и патентообладатель Курск. Юго-Западный государственный университет - № 2012141444/08; заявл. 27.09.2012; опубл. 27.07.2014, Бюл. № 21-21 с.

Статьи и материалы конференций

6. Хла Вин. Ускоренный умножитель на нейронах. / Хла Вин, С.С. Шевелев // Сборник материалов XI международной конференции «Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации». — Курск, 2012. С. 441-442.

7. Хла Вин. Устройство выполнения логических операций / Хла Вин С.С. Шевелев, // Сборник материалов I всероссийской научно-практической конференции «Инфокоммуникации и информационная безопасность: состояние, проблемы и пути решения». - Курск, 2012. С. 241—245.

Подписано в печать 17 . 09 . 2014 г. Формат 60x84 1/16. Печ. л. \ 2. Тираж 100 экз. Заказ 54 . Юго-Западный государственный университет. 305040, г. Курск, ул. 50 лет Октября, 94