автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Алгоритмическая и структурная организация устройств обработки массивов числовых данных в знакоразрядной системе счисления

На правах рукописи

САЛАХ Тальха Бабикер

АЛГОРИТМИЧЕСКАЯ И СТРУКТУРНАЯ ОРГАНИЗАЦИЯ УСТРОЙСТВ ОБРАБОТКИ МАССИВОВ ЧИСЛОВЫХ Д/» Ж 5 ЗНАК0РАЗРЯДН0Й СИСТЕМЕ СЧИ ,сНИЯ

Специальность: 05.13.05 — Элементы и устройства вычислительной техники и систем управления

Автореферат диссертации на соискание ученой степени кандидата технических наук

Таганрог — 1996

Работа выполнена в Дагестанском государственном техническом университете

НАУЧНЫЙ РУКОВОДИТЕЛЬ — доктор технических наук, доцент Исмаилов Ш.-М. А.

ОФИЦИАЛЬНЫЕ ОППОНЕНТЫ: .

доктор технических наук, профессор Макаревкч О. Б. кандидат технических наук, с. п. с. Аграновский А. В.

ВЕДУЩЕЕ ПРЕДПРИЯТИЕ — ВЦ Ростовского государственного университета

Защита состоится «_» 1996 г. и _ час. на заседании

диссертационного совета Д063.13.01. Таганрогского государственного радиотехнического университета по адресу: 347928, Таганрог, ГСП-17а, пер. Некрасовский, 44.

С диссертацией можно ознакомиться в библиотеке университета.

Автореферат разослан «_» ____ 1996 г.

Ученый секретарь диссертационного совета к. т. 11., доцент

А. Г. ЧЕФРАНОВ

1. ОБЩАЯ- ХАРАКТЕРИеТШ' РАВОт-., г

Актуальность. Развитие современного общества требует обработки огромного количества информации в реальном масштабе времени в различных областях науки и техники, включая радиолокацию, сейсмографию, связь, медицину и т.д. Поэтому актуальным является создание высокопроизводительных цифровых процессоров, способных решить данную проблему.

Наряду со значительными успехами, достигнутыми в области массовой обработки информации в двоичной системе счисления (СС), еще недостаточно исследованы возможности, связанные с оптимизацией способов представления массивов числовых данных (МЧД). Имея превосходство по ряду критериев, двоичная СС содержит и недостаток, связанный с наличием "длинных" межразрядных переносов, влияющих на быстродействие выполнения арифметических операций. Поэтому вопросы использования новых СС продолжают оставаться предметом постоянных исследований. так, представляется целесообразным использование в современных ЭВМ не только двоичной, но и других СС или даже комплекса систем счисления, что служит дополнительным резервом роста производительности ЭВМ.

С этой точки зрения вызывает повышенный интерес знако-разрядная (Sign Digit) СС, отличающаяся ограниченным пробегом мекраэрядных' переносов при сложений чисел. Существенный вклад в теорию знакоразрядных вычислений внесли, например, американские ученые А.Авидзенис и 1.Баньковский. В России вопросами применения знакоразрядной СС в матричных вычислительных устройствах и- микропроцессорах занимались Каляев

A.В,, Гузик В,Ф., Тентиева С.М., Станишевский О.Б. и др.

Другим мощным средством ускорения процессов вычиоления

является их распараллеливание. С этой точки зрения представляется целесообразной разработка арифметических узлов' ЭВМ, ориентированных на параллельную реализацию n-арной операции суммирования. Степень значимости указанной операции отмечена в работах И.В.Прангишвили, Я.И.Фета, Б.Н.Малиновского,

B.Муртафа, о.Г.Кокаева и др. Отсутствие в настоящее время таких узлов приводит к необходимости организации попарной обработки операндов, что снижает производительность ЭВМ.

В данной работе предлагается совместное использование указанных перспективных направлений. Получает дальнейшее развитие теория построения высокопроизводительных процессоров, функционирующих в двоичной и знакоразрядной СС и содержащих арифметические узлы, выполняющие операцию параллельного суммирования чисел с использованием разрядно-параллельно-го способа обработки.

Цель диссертационной работы заключается в совершенствовании алгоритмических и структурных способов повышения производительности арифметических устройств ЦВМ и специализированных процессоров на их основе за счет совместного использования знакоразрядной системы счисления, пазрядно-парал-лельных представлений операндов и методов группового суммирования.

В соответствии с поставленной целью основные задачи работы формулируются следующим образом:

- совершенствование способа, алгоритмов и структур группового суммирования операндов в двоичной СС;

- выбор системы кодирования и развитие алгоритмических основ знакоразрядной системы счисления;

- разработка алгоритмов и структур прямых и обратных преобразований числовой информации из одной СС в другую;

- разработка и. исследование алгоритмов и структур разряд-но-параллельных арифметических устройств ЦВМ (сумматоров, умножителей). Функционирующих в знакоразрядной СС;

- разработка алгоритмов выполения основных элементарных функций в знакоразрядной СС;

- решение задач преобразования информации в реальном времени (на примерах преобразований Фурье. Уолша и Хаара);

- оценка эффективности разработанных структур.

Предметом исследования являются алгоритмические и структурные способы повышения производительности з^л.ентной базы ЦВМ на основе разрядно-параллельных вычислений в знакоразрядной СС.

Методы исследования базируются на использовании основных положений теории чисел, теории алгоритмов, алгебры логики. теории матриц и теории вычислительных систем.

Научная новизна определяется развитием теории построе-

ния двоичных и знакоразрядных арифметических процессоров на основе разрядно-параллельных вычислений и многовходовых сумматоров.

На защиту выносятся следующие результг а:

- способ организации арифметических узлов ЦВМ в знакораз-рядной системе счисления;.

- способ разрядно-параллельной обработки массивов числовых данных в двоичной и БВ системах;

- структуры параллельных процессоров обработки изображений реального времени;

- алгоритмы и структуры устройств разрядно-параллельного вычисления элементарных функций и решения систем уравнений в знакоразрядной СС;

Практическая ценность. Диссертационная работа выполнялась в рамках госбюджетной тематики Дагестанского государственного технического университета "Математические и технические аспекты организации массовой обработки числовой информации в процессорных элементах с изменяемой системой счисления" (1992-1995 .гг.) в соответствии с Приказом И 520 от 10.-08.92 г. Госкомитета по высшей школе (регистрационный номер 1.7.92).

Практическими результатами'работы являются;

- структуры устройств параллельного суммирования в двоичной и знакоразрядной системах счисления, позволяющие значительно ускорить реализацию широкого класса арифметических выражений;

- структуры устройств умножения с использованием параллельных знакоразрядных сумматоров на два и более операндов;

- структуры прямых и обратных преобразователен числовых данных из одной системы счисления в другую;

- процессорные элементы для реализации- элементарных функций, предложенные на основе разработанных методов параллельного суммирования и разрядно-параллельного представления по схемам Пухова и Волдера;

- устройства для выполнения преобразований Б1ы?. ДПФ, Уолша и Хаара на основе разработанных процессорных элементов.

Предложенные в рабо ; структуры арифметических устройств и преоб; 13ователей числовой информации, а также процес-

сорные элементы, реализованные на основе ПЛМ и ПЗУ, могут быть использованы для проектирования быстродействующих вы-, числительных систем.

Апробация работы- Основные результаты работы докладывались и обсуждались на: итоговых научно-технических конференциях профессорско-преподавательского оостава Дагестанского государственного . техш ¡еского университета. Махачкала, 1993-1996 гг.; Региональной конференции студентов, аспирантов и молодых специалистов Северного Кавказа "Методы и средства обработки сигналов" (Таганрог, 1993 г.); Международном симпозиуме "Проблемы рационального природопользования и обеспечения экологический и экономической безопасности Прикаспийского региона" (Каспий-Балтика'95". Санкт-Петербург, 1995 г.); 5-ой и 6-ой Международных конференциях по компьютерной графике и визуализации (г.Санкт-Петербург: 1995,1996г.); Всероссийской научно-технической конференции "Состояние и перспективы развития термоэлектрического приборостроения" (Махачкала, 1995 г.); Всероссийской научно-технической конференции "Информационно-управляющие системы и специализированные вычислительные устройства для обработки и передачи данных" (Махачкала, 1995).

Публикации, По материалам диссертационной работы опубликовано 10 печатных работ, в том числе 3 статья и 7 тезисов докладов.

Структура и оруем работы. Диссертационная работа состоит из введения, 4 глав, заключения и списка литературы, общий объем диссертации -171 стр. Она изложена на 137 страницах основного машинописного текста, содержит 42 рисунка. 25 таишц и включает библиографию из 198 наименований.

СОДЕРЖАНИЕ РАБОТЫ

В первой главе дан аняпиз существующих способов, алго-ри-ыов и структур, ■ ориентированных на параллельную обработку. Показывается, что они все базируются на классической элементной•базе ОБ), функционирующей в дв< 1ЧНо# СС и-выполняющей только бинарн. з операции. В то ие время использование нестандартных систем счисления ч способов выполнения арифметических операций в цифровых вычислительных машинах является

одним из важных направлений повышения их производительности.

Показана необходимость исследования следующих направлений совершенствования средств ВТ:

- создание элементов, способных функционировать не только в одной, но и нескольких СС, в частности в знакоразрядной СС, что позволит сыбнрать в кагсдом конкретном случае наиболее эффективные алгоритмы обработки;

- разработка новых алгоритмов и устройств суммирования массивов чисел, что значительно повышает производительность как отдельны): элементов, так и крупных узлов ЦВМ;

- разработка быстродействующих узлов ЦЕН. использующих раз-рядно-параллельные принципы обработки информации и знако-разряднув систему счисления для повышения производительности не только параллельных, но и последовательных машин;

- создание методики формального преобразования наиболее важных алгоритмов обработки информации (вычисление элементарных б"'-'- "ций, обработка сигналов и т.д.) для приведения к стандартных виду, к которому могут бить применены все описанные выше методы ускорения.

С учетом этих требований предлагается обобщенная структура разрядно-параллельного арифметического устройства, работающая по принципу "одиночный поток команд - множественный поток скалярных данных".

Во второй главе рассмотрены алгоритмические основы построения арифметических устройств на основе знакоразрядной системы счисления. Согласно принятой модели процесс вычисления имеет следующую последовательность:

- преобразование из 2-ой в ЗБ-спстему: {2-СС}-{Б0-СС);

- вычисление в знакоразрядный системе счисления;

- преобразование из ББ в 2-ую СС: {БО-СС)-{2-СО.

Рассмотрены альтернативные способы кодирования знако-разрядных чисел, из которых выбран вариант:

1 - 01, 0 - 00. 1-11,

ооеспечивающий удобство аппаратурной реализации арифметических операций.

Одноразрядная операция сложения в БЮ-системе для выб-

ранного способа описывается следующими логическими функциями:

- (а,2©^2) (а^©^1). Б^-а^ОЬ!?.

П^ - а^Ъ^а^Ъ^. П1г-ах'Ъ1г(а11®Ъ11) . '

Здесь суммы взяты по то<32. Одноразрядному умножению соответствует логическое выражение:

Б!1 - а^Ь* (а^ОЬ,1): З^-а^Ь^ . Преобразователи кодов играют важную роль в реализации знакоразрядной системы, поэтому предложены алгоритмы взаимных преобразований и соответствующие структурные реализации. Так. например, преобразователь типа {2-СС}-{30-сс}, приве-работает следующим образом.

денный на рис.1

знак 5 -

Содержимое ПЗУ

ТК

Рг

ПЗУ

знак

модуль

эз 3"

1 2 3 6 7 8

0 0 0 0 0 0

1 0 0 0 1 0

0 1 О 0 0 0

1 1 О 1 1 1

О 0 1 0 1 1

1 0 1 0 О 0

О 1 1 1 1 0

1 1 1 0 О 0

рис. 1

Двоичный код помещается в сдвиговый регистр (Р), в котором по каждому тактовому импульсу (Тй), подаваемому на вход 4. происходит сдвиг на один разряд. Таким образом на входы 1 и 2 постоянного запоминающего устройства (ПЗУ) последовательно, начиная с младших, поступают все разряды преобразуемого кода, причем в первоначальном состоянии на вход 1 поступает нулевой разряд, а на вход 2 - первый разряд преобразуемого кода. На вход 5 преобразователя, в зависимости 'от знака преобразуемого числа, поступает нуль, если число положительное, и единица - если отрицательное. На вход 3 ПЗУ со входа элемента задержки (ЭЗ) по каждому Тй поступает ассоциативный признак, который определяет результат преобразования. На выходах 6 и 7 ПЗУ получаем^ начиная с младшего, последовательно разряды результата преобразования. По каждому ТИ, подава-

1

емому на вход 4, на выход 6 поступает знаковый разряд, а на выход 7 - числовой разряд знакоразрядного кода. С помощью сумматора по модулю два и элемента "И" производится инвенти-рование знаковой части, при поступлении, на рход 5 единицы, в-результате чего получаем отрицательное знакоразрядное число. Содержимое ПЗУ показано в таблице.

Предложены алгоритмы и схемы сложения двух двоичных операндов на основе одноразрядного и параллельного ББ-сумма-тора. Расширением данного подхода служит выполнение сложения для массивов чисел. Пусть исходные данные представлены в виде:

Г={Г3). гу ), СИ.Н. п-а.О.-и. 1 -1....П.

я

тогда результат суммирования 3-2 представлений в зна-

3-1

поразрядной СС, имеет следующий вид: Б-(Б,,Э2,,..Зп...), -{1,0,-1}. К-п+[1овг(Н-Ш/3+1])]+1. Алгоритм суммирования многих чисел мошо представить в следующем виде:

1.- Начало.

2. Установить начальные условия: общий перенос Р:=0.

3. Включить признак чтения разрядных срезов Ф:-1.

4. Организовать цикл: 1»1____п+Повг-(N-[N/3+1])]+!.

4.1. Если Ф:-1, то чтение разрядных срезов Г!3.

N

и определение И > I г,1.

>1

4.2. Определить 3=(1?+Р)то<32. ;

4.3. Подготовка к следующему циклу

г< N ^ ! Р - ||Р+ 1 Г,\/2\. «■V ¿-1 ) > •

4.4. Если 1>п. то К : =Ф: =0. Конец цикла.

5. Конец.

Затраты памяти (в словах) в случае использования в качестве блока памяти программируемой логической матрицы (ПЛИ) определяется для двоичногэ и знакоразрядного сумматоров по следующим ..^Зрмулам:

н

Удв = 2К * N. Узн=И2+2*К-К0~1 + 1 (3*Ы-3*К1-2).

(К! определяется из таблиц, полученных в настоящей работе). Предложенный вариант обеспечивает все возрастающий выигрыш по затратам оборудования с увеличением числа слагаемых.

Быстродействие БО-сумматора определяется формулой: Тзн = п+[1од2 (N-[N/3+ )]+!, что совпадает с показателями лучших двоичных ассоциативных суммирующих устройств такого класса. По сравнению с известным ассоциативным параллельным процессором обеспечивается значительный выигрыш в скорости обработки (примерно в 60 раз) и в затратах оборудования (примерно 2.5 раза). Здесь затратами на преобразование опэг-рандов в ББ-систему и обратно пренебрегаем из-за малых временных (не превышают в тактах величины разрядности операндов) и аппаратурных потерь. "

Разработаны варианты схем БО-умножителей для параллель-нога умножения двух операндов, представленных в знакоразряд-ной системе. В сравнении с известным параллельным двоичным умножителем здесь обеспечивается большее быстродействие за счет использования многовходового ББ-сумматора.;

Предложенные арифметические устройства на два операнда гарантируют, в целом, по сравнению с аналогичными двоичными аналогами повышенное быстродействие, связанное с устранением переносов. .

В третьей главе разработаны быстродействующие лроцесср-ры цифровой обработки сигналов для выполнения преобразований Фурье, Уолша и Хаара, функционирующие в знакоразрядной СС

Предложены" алгоритмы и устройства выполнения ДПФ на ос-ноье алгоритмов Болдера по рекуррентной схеме:

ЕК + 1(Р) = ^(Р) + Г (к )/\ к-0. ...II -1.'

Н

когпа отсчеты сигналов ИЮ поступают последовательно и по параллельной схеме, когда отсчеты доступны одновременно. Предложенное устройство работает с параллельным представле-. нием процедуры "поворот" Волдера и способна выполнить операцию умножения комплексных чисел с помощью разработанных сумматоров, что значительно ускорит процедуру преобразования.

Наличие доступа' ко всем отсчетам предоставляет широкие

возможности для организации параллельных вычислений и различных рациональных схем. Так для вещественного сигнала 8-точечного БПФ имеем: F(0) = f(0) + f(1) + . .. + f(7) ,

F(1) - f(0) - f(4) + [f(1) - f(3) - f(5) + f(7)3 Cos 45° + + Л-П2) + f(6) + [-f(1) - f(3)+f(5) + f(7)] sm 45°),

F(7> = f(O) - f(4) + [f(1) - f{3) - f(5) -f(7)] Соз 45° + + j{f(2) - f(6) + [f (1) + f(3) - f (5) —f (7) ] sm 45°). Разные коэффициенты F(P) имеют повторяющиеся фрагменты, за счет чего возможна оптимизация вычислений. На рис.2 представлена структура устройства' для реализации БПФ в SD-системе с использованием 11-арных SD-сумматоров, SD-умно-¡штелей и комбинационной схемы (КС). В зависимости от кода на адресном входе (Х1.Х2.ХЗ) устройство вычисляет один из коэффициентов F(Р).

Cos 45°

Устройство работает следующим образом. По' каждому тактовому импульсу, подаваемому на вход синхронизации ТИ. на Еыходах КС формируются разряды кодов Г'(к) для вещественной и мнимой частей соответствующего Г(Р). которые, преобразовавшись в 11-арг.ых ББ-сумматорах и БО-умножителях,' поступят на выходы КеГ(Р) и 1шЕ(Р) устройства. Таким образом, по истечении п тактовых импульсов, где п- разрядность кода, получим окончательный результат.

Разрабг "аны процессоры для выполнения преобразований

- 1г -

Уолша и Хаара в БВ-системе. Процесс выполнения преобразований Уолша и Хаара состоит из трех этапов. Первый этап - накопление, второй - вычисление коэффициентов преобразования, которые являются суммами и разностями значений определенных отсчетов входной последовательности, третий - выдача полученных результатов. Схожесть алгоритмов выполнения и наличие общих принципов реализаг"ш позволили создать единое устройство, способное реализовывать преобразования Уолша и Хаара.

В четвертой главе рассмотрена структурная и алгоритмическая организация наиболее важных для средств ВТ вычислительных узлов, включая блоки для вычисления обратной величины, логарифмической функции и операции извлечения квадратного корня. Сочетание методов обработки информации по вычислительным алгоритмам Волдера и параллельным алгоритмам Пухова с разрядно-параллельной.обработкой операндов в ББ-системе на базе кноговходовых сумматоров позволяет: распараллелить вычислительный процесс до получения суммы операндов стандартного вида; реализовать оператор группового суммирования в сверхбыстродействующем сумматоре за минимальное время.

Реализация - данного подхода сводится к формированию зна-коразрядных операндов и выполнению операции группового суммирования в специализированном вычислителе. Так, например, для вычисления функции вида'у=1/х в соответствии с алгоритмом Пухова структура устройства следующий вид (рис.3).

Рис.З '

Специализированный вычислитель содержит входной регистр

Рг для приема и хранения аргумента, блок логики для формирования и последовательной выдачи разрядов соответственно положительных и отрицательных операндов (младшими разрядами вперед), М-арный БО-сумматор СМ и преобразователь 5Б-->2. Использование И-арного БВ-сумматора делает структуру более регулярной и позволяет добиться высокого быстродействия. Для вычисления логарифмической функции у=1овах используются выражения, предложенные Д.Волдером, которые позволяют вести обработку информации начиная со старших разрядов. Реализация данного подхода связана с извлечением из памяти определенных констант и их суммированием с помощью ББ-сумматора.

Аналогичный подход для формирования операндов на основе разрядного представления Пухова применяется и при выполнении операции извлечения квадратного корня.

Помимо реализации отдельных блоков ЦВМ рассмотрена более с лоз-" я задача решения на базе итерационных алгоритмов Волдера системы'линейных уравнений, записываемой в матричном виде: АХ=В. Коэффициенты А=[аи], свободные члены В=[Ь1]. невязки Е= Се!1 и искомые неизвестные Х=[Хх] (1=1,..,п) системы алебраических уравнений представляются,' после соответствующей нормализации, целыми числами в БР- системе счисления р-разрядными кодами в виде:

а,,= 2Р"1"К • Ь.'*' .2Р-1"15 ,

1л к = о 1^ 1 к = о 1 ^

£,= Р11 £.(к) 2Р-}~к , X, = "х1 Х<к> 2Р-1-51 ,

1 к = 0 1 1 к ■= О 1

где: 1.3=1,...п; аи(ХЧ Ь/10 е (0,1); Х^ЧЮЛ.-П. к- номер р,. яда.

Определение цифр неизвестных системы уравнений осуществляется по соотношениям Волдера о использованием разработанных процессорных элементов, выполняющих все необходимые преобразования СС и суммирование, что демонстрирует универсальность и высокую эффективность предложенного подхода. Проведенные исследования показали целесообразности широкого использования подобных устройств в специализированных системах различного назначения.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

В диссертационной работе разработан и исследован один из эффективных способов увеличения производительности средств ВТ. Он основан на использовании новых элементарных устройств обработки, выполняющих операции параллельного суммирования с применением разрядно-параллельных принципов обработки массивов числовых данных в знакоразрядной системе счисления. В работе получены следующие новые результаты.

1. Разработаны алгоритмические основы построения арифметических устройств на основе знакоразрядной СС:

- предложен способ кодирования знакоразрядных чисел обеспечивающий максимальное удобство и быстродействие операций;

- разработаны логические основы выполнения элементарных одноразрядных операций сложения и умножения в ББ-системе с выбранным способом кодирования;

- предложены алгоритмы и схемы сложения двоичных операндов на основе одноразрядного и параллельного ББ-сумматора;

- предложена модификация многовходового К-арного ББ-сумма-тора, ориентированного на одновременнное суммирование массива знакоразрядных операндов, отличающаяся существенно меньшими затратами памяти по сравнению с известным ассоциативным двоичным суммирующим устройством при равно» с ним быстродействием.

- разработаны варианты схем ББ-умнокителей для параллельного умножения двух операндов, представленных в ББ-СС.

2. Разработаны быстродействующие процессоры для выполнения преобразований Фурье. Уолша и Хаара в БО-системе, отличающиеся высоким быстродействием, превосходящим известные устройства подобного класса, в том числе:

- предложен алгоритм и устройство выполнения ДПФ на основе алгоритмов Волдера, представленных в параллельной форме по схеме, когда отсчеты сигналов поступают последовательно, с использованием ББ-сумматоров и преобразователей;

- предложен алгоритм и устройство для реализации БПФ для случая, когда все отсчеты сигналов доступны одновременно, с использованием ББ-сумматоров и умножителей.

- разработаны специализированные процессоры независимого выполнения преобразований Уолша и Хаара на основе М-арных

SD- сумматоров и универсальный преобразователь Уолша-Хаа-ра, объединяющий два алгоритма в одном устройстве. 3. Предложена алгоритмическая и структурная и организация ряда арифметических устройств, ocho-, адная на методах глубокого распараллеливания вычислительного процесса по схемам Волдера и Пухова до получения сумм операндов о последующей реализацией оператор группового суммирования в сверхбыстродействующем сумматоре за минимальное время. Разработаны и исследованы устройства для вычисления: обратной величины, 'логарифмической функции, извлечения квадратного корня и решения систем линейных уравнений.

.■' 4. Введение принятой схемы построения арифметических устройств и процессоров, функционирующих в SD-системе обеспечивает по сравнению с известными аналогами:

- высокую скорость обработки информации за счет распараллеливания вычислительных процессов до получения простейших сумм; ■

- стандартизацию приемов проектирования и унификацию обору. дования за счет использования стандартных процессорных

элементов группового суммирования. '.

Предловенный метод может быть использован при построении быатродействувщих АЛУ и специализированных вычислителей для различных приложений.

Автор выражает благодарность' д.т.н. Кокаеву о.Г. и к.т.н.. Хачумову В,И. за внимание и помощь в работе.

ОПУБЛИКОВАННЫЕ РАБОТЫ ПО ТЕМЕ ДИССЕРТАЦИИ;

1.'. салах Тальха.Бабикер: Алгоритм и структура .устройства для вычисления квадратного корня на основе ассоциативного сумматора // Информатика и вычислительная техника. Теория

' и приложение.-Махачкала: Изд-во ДГУ, 1994. -С.71-74.

2. Салах Тальха Бабикер. Реализация дискретного преобразования Фурье па ассоциативных суммирующих устройствах.: Тез. докл. региональной конф. "Методы и средства цифровой обработки сигналов". -Таганрог, ТРТУ, 1993.- С.42-43.

3. Гитинов Г. Н.. Салах Тальха Бабикер. Выполнение преобразований Уолша и Хаара н ассоциативных суммирующих устройствах. //. .стуальные проблемы информатики, управления и ра-

диоэлектроники. -Махачкала, ДПТИ. 1995. с.37-44

4. Салах Тальха Бабикер. Построение функциональных преобразователей в знакоразрядной системе счисления. //Актуальные проблемы информатики, управления и радиоэлектроники. -Махачкала, ДПТИ. 1995,- С.45-49.

5. Салах Тальха Бабикер. Вопросы организации арифметических устройств . обработки чисел а знакоразрядной системе счисления: Тез. докл. Международного• симп.. "Проблемы рацио-

■ нального природопользования и обеспечения экологической и экономической безопасности Прикаспийского региона"КАС-ПИЙ-БАЛТИКА 95". - Санкт-Петербург, 1995,- С.86

6. Исмаилов ÜH!.А.. Салах Тальха Бабикер. Быстрая реализация преобразований Уолша и Хаара для обработки изображений: Тез.докл. 5-ой Международной конф. по компьютерной графике и визуализации в России "Графиком -95".-Санкт-Петербург. НТТО "Графо",1995.- С.43.

7. Салах Тальха Бабикер. Моделирование процессов с использованием дискретного преобразования Фурье: Тез.докл. Всероссийской научи.-техн. конф. "Состояние и перспективы развитая термоэлектрического приборостроения". -Махачкала, ДГТУ, 1995. -С. 61-62.

8. Салах Тальха Бабикер, Джанмурзаев A.A. Разрядно-парал-лельный-алгоритм и структура умножителя в SD-кодах: Тез. докл. Всероссийской научн.-техн. конф. "Информационно-управляющие системы и специализированные вычислительные устройства для: обрабяткн и передачи данных". -Махачкала: ДГТУ, 1996,- С. 93. '

9. Салах Тальха Бабикер, Джанмурзаев A.A. Разрядно-параллельное алгебраическое устройство обработки чисел в знакоразрядной системе счисления: Тез. докл. Всероссийской

• научн.-техн. конф. "Информационно-управляющие системы и специализированные вычислительные устройства для обработки.и передачи данных". -Махачкала: ДГТУ, 1996.- С.94.

10.Салах Тальха Бабикер. Знакоразрядный процессор для решения систем линейных уравнений: Тез. докл 6-ой Международной конф. по коми- :отерной графике и визуализации в России "Графикон-96".- Санкт-Петрпбург: HTTÖ "Графо", 1996. • Т. 2. -С. 224.