автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Методы и устройства децимации сигнала с повышенным быстродействием для цифрового спектрального анализа

На правах рукописи

сЛч

005002849

Григорян Михаил Борисович

МЕТОДЫ И УСТРОЙСТВА ДЕЦИМАЦИИ СИГНАЛА С ПОВЫШЕННЫМ БЫСТРОДЕЙСТВИЕМ ДЛЯ ЦИФРОВОГО СПЕКТРАЛЬНОГО АНАЛИЗА

Специальность: 05.13.05 Элементы и устройства вычислительной техники и систем управления

О

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

- 1 ДЕК 2011

Санкт-Петербург - 2011

005002849

Работа выполнена в Санкт-Петербургском национальном исследовательском университете информационных технологий, механики и оптики.

Научный руководитель: доктор технических наук, профессор,

Гуров Игорь Петрович

Официальные оппоненты: доктор технических наук, профессор,

Тропченко Александр Ювенальевич

кандидат технических наук, доцент, Молодяков Сергей Александрович

Ведущая организация: Федеральное государственное унитарное

предприятие «Научно-Исследовательский Институт Телевидения» (ФГУП «НИИТ»)

Защита состоится «20» декабря 2011г. в 16 ч. 00 мин. на заседании диссертационного совета Д 212.227.03 в Санкт-Петербургском национальном исследовательском университете информационных технологий, механики и оптики по адресу: 197101, г. Санкт-Петербург, Кронверкский пр., д.49, ауд. 285

С диссертацией можно ознакомиться в библиотеке Санкт-Петербургского национального исследовательского университета информационных технологий, механики и оптики.

Автореферат разослан «19» ноября 2011 г.

Ученый секретарь диссертационного совета

Дударенко Н.А.

Основные положения

Актуальность темы. Современные вычислительные устройства во многих случаях реализуют методы цифровой обработки сигналов (ЦОС), в которых информационные сигналы представляются и обрабатываются в цифровой форме. Важное место среди разнообразия задач, решаемых на основе ЦОС, занимает задача цифрового спектрального анализа. Спектральная оценка цифрового сигнала может быть ключевой для ряда применений, таких как обработка изображений, анализ звуковых сигналов, медицинская и техническая диагностика, телеметрия. При этом интерес представляют вопросы выбора наиболее эффективного алгоритма для конкретного применения и задачи оценки и оптимизации вычислительных затрат.

Реализация алгоритма цифрового спектрального анализ часто связана с необходимостью поиска оптимальных вариантов решения для каждого применения. Так, одну из сложностей представляет эффект растекания спектра, обусловливающий необходимость предварительного взвешивания отсчетов оконной функцией, что увеличивает вычислительные затраты. Другая трудность заключается в достижении компромисса между частотным и временным разрешением спектральной оценки. При этом основной подход состоит в анализе выборок отсчетов, взятых с наложением, что предъявляет дополнительные требования к цифровому вычислителю спектра.

В качестве одного из методов оптимизации вычислительных затрат часто используют предварительные и параллельные вычисления. При этом в случае быстрого преобразования Фурье (БПФ) используют как сокращение количества выборок коэффициентов, так и параллельное использование нескольких ядер преобразования. Необходимо отметить, что в последнем случае требуются дополнительные решения на аппаратном уровне как, например, обеспечение синхронизации вычислений или необходимость использования многопортовых, запоминающих устройств.

Одним из возможных подходов к снижению вычислительной сложности является использование модуля децимации сигнала, снижающего скорость цифрового потока. Однако данное решение приводит к ограничению полосы частот анализируемого сигнала по сравнению с полосой исходного сигнала, поэтому возможность использования модуля цифрового дециматора основывается на априорной избыточности исходного сигнала. Сущность децимации, или прореживания, цифрового сигнала заключается в снижении частоты следования входных отсчетов в определенное число раз. Однако непосредственную децимацию цифрового сигнала, как правило, не проводят, так как если в спектре исходного сигнала содержатся частоты, превышающие половину повой частоты дискретизации, это приводит к эффекту наложения (элайзинга) в спектре выходного сигнала. Для устранения этого эффекта перед дециматором сигнала ставят цифровой фильтр нижних частот (антиэлайзинговый фильтр). На практике для оптимизации вычислительных затрат задачи цифровой фильтрации и

децимации сигнала стараются совмещать, и подобные устройства называют фильтрами-дециматорами (ФД). Тем не менее, как и в случае с цифровыми анализаторами спектра, синтез оптимальных вычислительных систем, реализующих цифровую фильтрацию и децимацию сигнала, не является тривиальной задачей, так как предъявляет определенные требования к обеспечению параллельной обработки и минимизации вычислительных затрат.

Необходимость обработки высокоскоростного цифрового потока я реальном масштабе времени приводит к тому, что модули ФД реализуют, как правило, аппаратно с использованием либо специализированных процессоров (Digital Down Converter, DDC), либо на основе устройств программируемой логики (ПЛИС, FPGA). Существующие микросхемы DDC имеют жесткую архитектуру и оптимизированы для решения конкретных задач, например в сотовой связи. Для более широкого и многофункционального использования параметры микросхем DDC малоприемлемы. Применение ПЛИС, напротив, благодаря гибкой архитектуре, открывает широкие возможности для достижения высокой эффективности обработки сигнала и оптимизации вычислительных затрат.

Цели и задачи исследования. Целью диссертационной работы является оптимизация элементов вычислительной техники, решающих задачи децимации и спектрального анализа цифрового сигнала в реальном масштабе времени, на основе разработки новых методов снижения вычислительной сложности, параллельной обработки данных и оценки результатов вычислений.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработка многокаскадных цифровых децимирующих фильтров, реализующих различные распределения коэффициентов децимации.

2. Теоретический анализ оптимального распределения коэффициентов децимации в двухкаскадной структуре с точки зрения минимизации вычислительных затрат и затрат памяти.

3. Разработка структуры цифровых ФД с гибкой организацией параллельных вычислений.

4. Разработка структур для реализации вычислителя периодограммной спектральной оценки.

5. Вывод количественных соотношений, устанавливающих связь между основными параметрами спектральной оценки и характеристиками элементной базы.

6. Экспериментальное исследование разработанных научно-технических решений и применение полученных результатов при разработке ФД и модуля спектральной оценки с предопределенными требованиями.

Научно-методическая база исследования. Теоретической базой данного исследования послужили основополагающие труды в области ЦОС Рабинера, Марпла, Херманна, Чана, Гольденберга, Матюшкина, Поляка. В частности, в работах данных авторов была установлена зависимость между

количеством коэффициентов цифрового фильтра и требованиями к его частотной характеристике, связь между коэффициентами децимации цифрового ФД и требуемым числом операций умножения в единицу времени, а также рассмотрены статистические свойства спектральных оценок, полученных с условием взвешивания и наложения входных временных выборок.

Методами исследования в данной диссертационной работе являются интегральные преобразования дискретных последовательностей; методы цифрового спектрального анализа с использованием обобщения критериев оценки характеристик вычислительных узлов различного функционального назначения, а также методы реализации конкретных узлов ФД и спектроанализатора и их экспериментального исследования.

Новизна полученных результатов.

1.На основе теоретического исследования оптимального распределения коэффициентов децимации в двухкаскадной структуре ФД, обеспечивающего минимальные вычислительные затраты и затраты памяти, предложена методика проектирования ФД, учитывающая фактор ограниченности вычислительных ресурсов и необходимость представления коэффициентов децимации в целых числах.

2. Метод реализации ФД на основе полифазной обработки сигнала при цифровой фильтрации, предоставляющий возможность параллельного использования умножителей, которые функционируют на частотах, превышающих частоту следования входных отсчетов. Установлены соотношения, связывающие количество и частоту работы умножителей с коэффициентом децимации и частотой следования входных отсчетов.

3. Метод реализации вычислителя спектральной оценки с усреднением выборок, использующий параллельные вычисления и адаптированный к особенностям обработки входного сигнала: без перекрытия (метод Бартлетта) и с перекрытием (метод Уэлша).

4. Предложены критерии оценки вычислительной сложности модуля спектрального анализа цифрового сигнала, выраженные в количестве затрачиваемой памяти и числе умножений в секунду.

5. На основе разработанных структур для модуля спектрального анализа выведены соотношения, устанавливающие связь между основными характеристиками вычислительного модуля (затрачиваемая память и число умножений в секунду) и параметрами спектральной оценки (частотное разрешение и дисперсия).

Практическое использование и значимость работы. Эффективная реализация устройств вычислительной техники, решающих задачи фильтрации-децимации и спектрального анализа, обеспечивает возможность минимизации аппаратных затрат и снижения требований к затрачиваемой памяти, а также числу и быстродействию умножителей. При этом обеспечивается снижение стоимости и повышение экономической эффективности технических решений.

Возможны два подхода к оптимизации: минимизация аппаратных затрат при заданных параметрах качества конкретного узла или реализация узла с наилучшими характеристиками при определенных аппаратных затратах. Второй подход, принятый в настоящей работе, наиболее важен на практике для наилучшзй реализации цифрового тракта, совмещающего функции цифровой фильтрации-децимации и спектрального анализа на основе единого физического устройства (интегральное исполнение тракта).

Внедрение результатов. Методы разработки фильтров-дециматоров, предложенные в данном исследовании, нашли применение в исследованиях ОАО «НИИ «ВЕКТОР»» по созданию трактов высокоскоростной предварительной цифровой обработки сигналов, решающих задачи радиомониторинга. Теоретические результаты работы были использованы в рамках проекта НИУ ИТМО «Разработка теории анализа изображений на основе принципа репрезентационной минимальной длины описания» в части определения возможностей децимации сигналов в целях сжатия информации при прореживании последовательности видеокадров в процессе регистрации.

Апробация работы. Результаты, полученные в ходе выполненных исследований, докладывались и обсуждались на 57-й и 58-й научно-технических конференциях студентов, аспирантов и молодых специалистов (Санкт-Петербург, 2003, 2004), на 57-й и 58-й конференциях профессорско-преподавательского состава СПбГУТ им. проф. М.А. Бонч-Бруевича (Санкт-Петербург, 2005, 2006), в рамках исследования разработаны и зарегистрированы две программы для ЭВМ.

Положения, выносимые на защиту.

1. Методика минимизации вычислительных затрат и затрат памяти в двухкаскадном ФД, основанная на оптимальном распределении коэффициентов децимации.

2. Метод и вычислительные структуры ФД на основе параллельного использования нескольких умножителей, работающих на частотах, превышающих частоту следования входных отсчетов, с определением взаимосвязи между числом коэффициентов фильтра и коэффициентом децимации, а также числом и быстродействием умножителей.

3. Метод и структуры реализации вычислителя спектральной оценки на основе алгоритмов Бартлетта и Уэлша, использующие параллельные вычисления и обеспечивающие предварительное взвешивание, усреднение и перекрытие входных выборок.

4. Соотношения, связывающие для модуля цифрового спектрального анализа количество общей требуемой памяти и число умножений в секунду с одной стороны и частотное разрешение и дисперсию оценки с другой.

Сведения о публикации результатов исследования в печати. По материалам диссертации опубликовано 7 печатных работ, в том числе 2 работы в издании, рекомендованном ВАК, получены 2 свидетельства о государственной регистрации программ для ЭВМ.

Данные о структуре и объеме работы. Диссертация состоит из введения, четырех глав, заключения, списка литературы и двух приложений. Работа содержит 143 страницы текста, 48 рисунков, 9 таблиц.

Содержание работы

Во введении обоснована актуальность темы диссертационной работы, сформулированы цель и задачи исследования, научная новизна, практическая значимость результатов и основные положения, выносимые на защиту.

Первая глава с одержит анализ современных технических решений, используемых для организации вычислений цифровой спектральной оценки и фильтрации-децимации высокоскоростного цифрового потока. При этом основное внимание уделено выявлению главных недостатков, к которым можно отнести высокую вычислительную сложность, отсутствие количественных соотношений между техническими характеристиками узлов и требуемыми вычислительными затратами, а также отсутствие четких рекомендаций для практической реализации разработанных узлов ФД.

В частности, при реализации ФД широко распространен подход, при котором прореживание выполняют после переноса спектра сигнала промежуточный частоты в основную полосу частот и его разложения на квадратурные составляющие (рис 1). Данная структура в технике ЦОС обозначается как DDC. Основная трудность при реализации DDC заключается в необходимости обработки высокоскоростного цифрового потока в реальном масштабе времени, что повышает требования к вычислительным затратам, необходимым в первую очередь для обеспечения фильтрации. В данном диссертационном исследовании рассматриваются пути снижения вычислительной сложности при реализации ФД.

аВ

in

£ШХ

на

АЦП

г

Фильтр

НИЖНИХ

частот

co^2!T(F/4)t}

фильтр НИИ1МИХ частог

* ч

sin'MFJ4)t)

Т

0 1

* Блок обработки еншшза информации

4ц

I'uc. 1 Схема понижения скорости потока на основе квадратурного разложения сигнала

В качестве децимирующих фильтров находят применение цировые интегро-дифференциальные цепочки (Cascaded Integrated Comb Filters, CIC-фильтры), отличающиеся отсутствием умножителей, но имеющие

амплитудно-частотную характеристику (АЧХ) с широкой переходной полосой, а также фильтры с обратными связями и бесконечной импульсной характеристикой (БИХ-фильтры), имеющие малую вычислительную сложность, но обладающие нелинейной фазовой характеристикой. В диссертационной работе исследованы методики оптимизации вычислительных затрат для ФД, обеспечивающих как необходимую переходную полосу, так и линейную фазовую характеристику.

. В качестве еще одного подхода к оптимизации затрат вычислительных ресурсов при реализации ФД возможно применение многокаскадных структур. Основной задачей в данном случае является определение оптимального распределения коэффициентов децимации между каскадами, которая решается, как правило, простым перебором коэффициентов. В результате проведенного исследования разработана методика, позволяющая по заданному критерию определять коэффициенты децимации двухкаскадного ФД.

В настоящее время для вычислений спектра наиболее распространен алгоритм БПФ. Однако большинству исследований, посвященных реализации БПФ, присущ главный недостаток, выраженный в отсутствии количественных соотношений между вычислительными затратами и основными спектральными характеристиками, которые однозначно определяются лишь в совокупности реализуемых параметров вычислителя. Задача установления таких соотношений также решается в диссертационной работе.

В качестве элементной базы для проведения исследования выбраны устройства программируемой логики (ПЛИС). Наиболее значимым достоинством ПЛИС по сравнению с альтернативными вариантами является гибкость архитектуры. Вместе с тем это предполагает необходимость выработки рекомендаций для практической реализации разработанных узлов. Выработка подобных рекомендаций явилась одним из результатов проведенного исследования..

На основании проведенного анализа сформулированы цель и задачи диссертационного исследования.

Во второй главе проведено теоретическое исследование, посвященное рассмотрению многокаскадной реализации ФД с точки зрения минимизации вычислительных затрат и затрат памяти. При этом, как показано Э. Айфичером и Б. Джервисом, основная сложность заключается в определении оптимального числа используемых каскадов и коэффициентов децимации для каждого из них. Предложена грубая оценка оптимального распределения коэффициентов децимации для минимизации затрат памяти в двухкаскадной структуре. В диссертационной работе данный вопрос исследован более глубоко, в результате чего, во-первых, уточнена данная оценка, во-вторых, предложен новый способ распределения коэффициентов, минимизирующий вычислительные затраты, в-третьих, на основе изменения частоты дискретизации предложен оригинальный алгоритм получения целочисленных коэффициентов децимации, удовлетворяющих совокупности

критериев, и, в-четвертых, разработаны структуры ФД для гибкой реализации требуемых коэффициентов.

Рассмотрены условия выполнения требования, чтобы реализуемый фильтр обеспечивал минимальный объем вычислений. Этот показатель можно оценить, если измерять его в числе операций умножения в секунду (УВС). С другой стороны, нужно обеспечить минимум затрачиваемой памяти. Этот критерий охарактеризуем как общую требуемую память (0377).

VBC^N.F, (1)

ы

OTII-jrN, (2)

м

где Ni — число коэффициентов фильтра г-го каскада, F( — частота следования отсчетов на выходе i-ro каскада.

В диссертационной работе проведено исследование вопроса, каким образом следует распределять коэффициенты децимации в фильтрах с двумя каскадами и более для Достижения минимума УВС и OTJI. Показано, как полученные результаты могут быть с наибольшей эффективностью реализованы в ПЛИС.

Для определения характера и степени влияния коэффициентов децимации на значения УВС и ОТП рассмотрим конкретный пример. Пусть входная частота цифрового потока после АЦП Fs составляет 108 МГц, а требуемая частота на выходе структуры фильтров fDut = 1 МГц. Наивысшая значимая частота сигнала fp составляет 450 кГц. Разработка однокаскадного ФД сводится к поиску структуры, удовлетворяющей следующим условиям: полоса пропускания (0 < f <. fp), полоса подавления (FJ2M < / < FJ2), неравномерность в полосе пропускания ôp (или 201g(l +Sp), дБ) и затухание в полосе подавления 4 (или -2Q]gôs, дБ). Здесь M - коэффициент децимации фильтра. Для того, чтобы после децимации сигнала не происходило наложения спектров, наивысшая значимая частота сигнала должна удовлетворять известному условию:

Положим, что значение параметра 5р не должно превышать 0.5 дБ (0.059), а S, должно быть не менее 120 дБ (10"6).

При построении многокаскадной структуры полоса пропускания каждого из фильтров и допустимая неравномерность в полосе пропускания будут зависеть от остальных каскадов. При общем числе каскадов равном I для каждого г-го каскада требуемая полоса подавления будет определяться из неравенства (F,- FJ2M) <f<, FiA!2, где г= 0,1,2../, а отклонение в полосе пропускания Spi = ¿У/. Коэффициент децимации г-го каскада Mt определяется как отношение F^/Ft. Учитывая, что частота дискретизации входного сигнала составляет Fs = 108 МГц, а требуемая частота на выходе многокаскадного фильтра foui- 1 МГц, общий коэффициент децимации M

составит FJ/pu, = 108. В работе рассмотрены варианты построения многокаскадной структуры при данном М при различных значениях параметров УВС и ОТП.

Для наглядного отображения влияния распределения коэффициентов децимации на значения параметра ОТП в дзухкаскадном фильтре построим график зависимости ОТПысч от М{ (рис.2). Ясно, что в этом случае Мг однозначно связан с М1 и будет равен М/Мъ Двухкаскадная структура организации ФД является единственной, для которой возможно построение графика в двумерной системе координат, который будет полностью описывать влияние распределения коэффициентов децимации на ОТП. Для многокаскадных структур двумерной системы становится уже недостаточно. Для ар1умента Мг ограничимся значениями, удовлетворяющими условию А/, > Мг. Остальные значения Mt соответствуют быстрому нарастанию значений ОТП и не представляют особого интереса с точки зрения поиска наименьших значений. Характер зависимости УВС^М^) аналогичен ОТПР/сч(М\).

На рис. 2 приведен график зависимости ОТПИОд(Мх\ построенный на основе числа коэффициентов фильтров N, определенных с помощью системы моделирования MatLab. Из приведенных на рис. 2 графиков видно, что нахождение значения Ми обеспечивающего для построения фильтра минимум параметра ОТП, требует исследования соответствующей функции для аналитического определения точки минимума.

400

20

Mi

i—I 60

Рис.2 Распределение ОТП для 2-х каскадной структуры

В основу расчетов положим соотношение Рабинера-Херманна, устанавливающее связь между числом коэффициентов фильтра и переходной полосой его частотной характеристики:

А. (¿.А)

--/(<?, А)л/;+1,

JV»-

л/,

(4)

где 4*5 - ширина полосы перехода для /-го каскада дециматора, нормированная на частоту дискретизации,

/(*,.*,) = 4,01217 +0,51244[16^ , я/=5.309-10'3, л/=7.114-1С"2, о5=-4.76М 0'!, а/=-2.66-10"3, а5=-5.94М0"|1 <25=-4.278-10"'. С помощью соотношений (2), (3) и (4), выразив переходную полосу для /-го каскада ФД и исследовав соответствующую функцию на экстремумы, можно определить оптимальное значение коэффициента децимации Л/ь которое обеспечивает минимум используемых коэффициентов фильтров, а значит и минимум затрачиваемой памяти для реализации фильтра:

„от _п+4К11 + 1{е1-г)) е<

где е=афа{6р,8,)сг-/(3р,3,)ь2-ас/(др,5,)), ё = Ьс(2а[(др , 5,) - 2я - Д, {др ,5,)с), Ь = 2а + Д. ДЗр ,5,)а,

/ = -£, а = \- }р 2М, Ь=\ + /р2М, с = 2М, / =

0 Л

Используя аналогичный подход, из формул (1), (3) и (4), определяется значение коэффициента децимации М\, обеспечивающее минимум параметра УВС в двухкаскадной структуре. Задача оптимального распределения коэффициентов децимации для фильтра с числом каскадов более двух с целью минимизации параметров ОТП и УВС сопряжена с существенным усложнением математического анализа по сравнению с двухкаскадаой структурой, требует глубоких теоретических исследований и остается не решенной до сих пор.

Необходимо отметить, что возможность расчета оптимальных коэффициентов дещгмации вместе с тем оставляет ряд открытых вопросов с точки зрения реализации ФД на практике. Одна группа вопросов связана с необходимостью округления рассчиташгых оптимальных коэффициентов до ближайших целочисленных делителей общего коэффициента децимации структуры, а другая - с выбором и реализацией подходящей структурной схемы каждого каскада фильтра. Реализация цифровых КИХ-фильтров в большинстве случаев предполагает организацию вычислений, соответствующих операции свертки между входным сигналом и импульсной характеристикой фильтра. Однако если данный фильтр одновременно выполняет процедуру децимации сигнала, то практически всегда используют схемы, позволяющие по причине прореживания сигнала отказаться от лишних вычислений. Это позволяет добиться максимального быстродействия и эффективности аппаратной реализации.

Исходя из соотношения (1) и того, что УВС, реализуемое данным количеством умножителей отдельного каскада, должно быть не меньше требуемого, можно определить число требуемых умножителей Р/ для 1-го каскада:

и

где N1 - число коэффициентов фильтра 1-го каскада, М,- - коэффициент децимации г-го каскада.

Легко понять, что из неравенства (6) можно также установить и необходимую частоту работы умножителей при их заданном количестве. Соотношение (6) позволяет предложить ряд структур, использующих разные соотношения частоты умножителей и следования отсчетов, а также длины филыра (каскада фильтра) и коэффициента децимации фильтра. Наиболее гибкой является структура, изображенная на рис. 3.

Главным недостатком соотношений для оптимальных значений М\ является то, что рассчитанные по этим формулам значения не применимы для практической реализации в непосредственном виде, так как в общем случае не являются целыми числами. Таким образом, задача разработки реального двухкаскадного дециматора подразумевает нахождение таких коэффициентов децимации, которые с одной стороны максимально соответствуют теоретическим соотношениям, а с другой реализуемы' на практике. После некоторого дополнительного теоретического анализа в данной главе предложен алгоритм практической разработки двухкаскадного ФД с минимизацией ОТП.

К основным результатам данной главы можно отнести разработку структур ФД, реализующих гибкое использование внутренних умножителей ПЛИС, при котором возможна не только параллельная обработка данных, но и работа умножителей на частотах, превышающих частоту следования входных отсчетов, а таюке разработку методики построения оптимального ФД с минимизацией затрат памяти. Эта методика при дальнейшем развитии может быть использована также для построения оптимальных структур типа «интерполятор-фильтр-дециматор», что необходимо при реализации коэффициентов децимации, представляющих собой простые дроби.

В третьей главе диссертационной работы проводится оценка вычислительных затрат при построении модуля вычислителя спектральной оценки сигнала в масштабе реального времени. Рассмотренная выше задача фильтрации и децимации сигнала обуславливается необходимостью максимального снижения скорости цифрового потока без потери информации о сигнале, что позволяет существенно упростить реализацию последующего узла спектроанализатора. Использование ФД перед спекгроанализатором позволяет при построении спектрограммы не только значительно снизить требуемый объем вычислений, но и использовать компромисс между разрешением и вычислительной сложностью. Другими словами, это позволяет обеспечить эквивалентное разрешение спектральной панорамы при значительно сокращенных вычислениях или большее разрешение при таком же объеме вычислений, т.е. позволяет получить спектр узкополосного сигнала в увеличенном масштабе.

Как показывает анализ, аппаратной базой, обеспечивающей наибольшую эффективность и гибкость при разработке спектроанализаторов являются микросхемы ПЛИС. Они успешно реализуют параллельные

вычисления, алгоритм БПФ по высокому основанию, а также позволяют осуществить спектральный анализ с перекрытием временных выборок.

о.

1 ■О а £> о XI —ч:

£ ... ? I ъ Х>

1 1 1 1 о-

а 5

■О 1 а а

II

2 а.

II

г

а. о

га а.

1 1 4 ■ЙГ

X 1 + 5 .О 1 л

1 1 1 »

1 5- & ♦ ¿с ХГ I а ■О

о. .¿г

Рис.3 Структурная схема ФДс несколькими умножителями, работающими на частотах, кратных частоте следования отсчетов

Однако существующие решения для выполнения БПФ на ПЛИС не предоставляет разработчику полной свободы при разработке спектроанализаторов. Так, вопросы, связанные с оценкой вычислительных

затрат при периодограммном анализе спектра с учетом наложения входных выборок отсчетов и усреднения рассчитанных спектров, остаются не решенными. Вместе с тем, эти вопросы являются ключевыми при достижении требуемых значений динамического диапазона, дисперсии и частотного разрешения при спектральном анализе.

В данной главе представлены результаты разработки и анализа структурных схем для реализации в реальном времени на ПЛИС основных методов периодограммного спектрального анализа: метода Бартлетта и метода Уэлша, а также дана полная количественная оценка вычислительных затрат и затрат требуемой памяти. На основе алгоритма БПФ были разработаны структурные схемы спектроанализаторов Бартлетта и Уэлша, оптимизированные для их реализации на ПЛИС с возможностью параллельной обработки данных.

На рис. 5 изображена структурная схема спектроанализатора Уэлша.

Соотношения (7) - (12) отражают связь аппаратных затрат для спектроанализаторов обоих типов с количественными характеристиками спектральной панорамы (индекс УВС характеризует основание алгоритма БПФ).

Для спектроанализатора Бартлетта:

N

УВС2 = пушгуш = =-(7)

N

УВС, = = ^ ^М+1) =-(8)

ОТП = 2М + М + — + КМ = М{К + Ъ,Ь)=Ы(-К + Ъ,5). (9)

2 К

Для спектроанализатора Уэлша:

(10) (11)

= = = (12) 2 К

Здесь пуми - число аппаратных вещественных умножителей, /умн - частота

работы умножителей, Р - число используемых в спектроанализаторе ядер

преобразования,^, - частота следования входных отсчетов, И- число точек

преобразования БПФ, К - число усредняемых периодограмм, / -

коэффициент перекрытия.

С точки зрения использования на практике соотношения (7) - (12) удобно использовать в графическом виде. Так, например, из графика на рис. б можно видеть, что использование перекрытия с коэффициентами примерно до 0.85 требует не слишком высоких вычислительных затрат, однако после данного значения, напротив, наблюдается их резкое увеличение.

Рис.5 Логическая организация структурной схемы спектроаиалиэатора по методу Уэлша с применением алгоритма БПФ по основанию 2 с прореживанием ко времени

Из этого можно сделать вывод, что использование коэффициентов перекрытия выше 0.8-0.9 не слишком оправданно, так как требует большого числа вычислительных ресурсов.

Основными результатами, представленными в данной главе, являются разработка структурных схем спектроанализаторов Бартлетта и Уэлша, эффективно реализующих преимущества параллельной обработки данных и оптимизированных для их реализации на ПЛИС, вывод соотношений между основными параметрами спектроанализатора и аппаратными затратами ПЛИС, а также представление полученных результатов в графической форме.

Рис. б Зависимость УВС(1) для оснований «бабочки» 2 и 4 при M=const для спектроанализатора Уэлша

Четвертая глава содержит описание результатов применения методик, рассмотренных в главах 2 и 3, при создании тракта цифровой фильтрации-децимации и спектрального анализа с конкретными количественными показателями. Для аналого-цифрового преобразования была выбрана микросхема АЦП фирмы Analog Devices AD9461, поэтому частота следования отсчетов Fs на входе ФД составила 130 МГц. Частота работы внутренних умножителей Fy„M была выбрана равной Fs. Так как сигнал после аналого-цифрового преобразования с помощью квадратурного перемножителя был перенесен на нулевую частоту, то на входе фильтра он представлен в комплексной форме, т.е. предъявлял удвоенные требования к быстродействию умножителей. Полоса для анализа сигнала была выбрана равной 1 МГц, поэтому требуемая частота следования отсчетов на выходе фильтра /ои, также составила 1 МГц (с учетом комплексности сигнала). Общий коэффициент децимации М в этом случае составил 130. Неравномерность в полосе пропускания была равна 0.5 дБ, а подавление в полосе задерживания 200 дБ. Полоса пропускания фильтра при идеальных условиях составляет 1 МГц, однако это потребовало бы реализации характеристики фильтра с бесконечной крутизной, что невозможно. Поэтому полоса пропускания принята равной 0.99 МГц, тогда= 0.495 МГц.

В соответствии с методикой, приведенной во второй главе, по данным требованиям на основе микросхемы ПЛИС Altera семейства CycloneH ЕР2С20 был разработан двухкаскадный ФД для которого частота следования отсчетов и работы внутренних умножителей была понижена до 108 МГц, а коэффициенты децимации первого и второго каскадов приняли значения 54 и

2 соответственно. При разработке узла спектроанализатора была выбрана микросхема ЕР2С70 семейства Сус1опе11 и была решена задача при заданной скорости следования временных отсчетов 1МГц и частотном разрешении 1024 точки обеспечить минимум дисперсии. На основе графиков и соотношений, выведенных в третьей главе, был разработан спектроанализатор Бартлетта, использующий алгоритм БПФ по основанию 4, одно ядро преобразования и 16 усредняемых периодограмм. Параметры и ресурсы, затрачиваемые на реализацию узла ФД приведены в табл.1.

Таблица 1 Параметры и ресурсы, затрачиваемые на ФД, реализованный на микросхема ЕР2С20

Помять (бит) 68040/239616

Число логических ячеек 12527/18752

Число 18-битных умножителей 44/78

Число используемых РЬЬ 1/4

Частота следования входных отсчетов (МГц) 108

Коэффициент децимации 1 каскада 54

Длина фильтра нижних частот 1 каскада 972

Коэффициент децимации 2 каскада 2

Длина фильтра нижних частот 2 каскада 2808

Частота следования выходных отсчетов (МГц) 1

Внутренние тактовые частоты (МГц) 108 216

Подавление в полосе задерживания (дБ) 200

Неравномерность в полосе пропускания (дБ) 0,5

Полоса пропускания (МГц) 0,495

Заключение

В результате проведенного исследования решена задача оптимизации характеристик тракта предварительной цифровой обработки сигнала, обеспечивающих снижение скорости цифрового потока и вычисление спектральной оценки, и получены следующие научные результаты:

1. Определены оптимальные коэффициенты децимации, позволяющие минимизировать вычислительные затраты в двухкаскадных ФД. Проведено уточнение распределения коэффициентов децимации, минимизирующих требования к затрачиваемым ресурсам памяти. Показало, что оптимальное распределение коэффициентов децимации в двухкаскадном ФД позволяет достигать сокращения ОТП в 9 раз, а УВС в 5 раз по сравнению с двухкаскадной структурой при наихудшем распределении коэффициентов децимации.

2. На основе оптимального распределения коэффициентов разработана методика построения ФД с целочисленными коэффициентами, оптимизирующая затраты памяти.

3. Разработаны методы и структуры, обеспечивающие возможность параллельных вычислений и работу умножителей на частотах, превышающих частоту следования входных отсчетов, при практической реализации ФД. Установлена связь между числом коэффициентов фильтра,

коэффициентом децимации, а также числом и скоростью работы умножителей.

4. На основе алгоритмов Бартлетта и Уэлша разработаны структурные схемы спектроанализаторов, обеспечивающие возможность параллельных вычислений, предварительное взвешивание отсчетов, допускающих перекрытие входных выборок, а также вычисление спектра с усреднением. Проведен количественный анализ, устанавливающий связь между основными параметрами спектральной оценки и вычислительными затратами. Для выведенных соотношений предложена графическая интерпретация, позволяющая на основе имеющихся вычислительных ресурсов давать оценку максимально достижимых параметров качества спектроанализатора.

5. Проведено экспериментальное исследование и разработка узлов ФД и модуля спектральной оценки с требуемыми параметрами на основе микросхем программируемой логики.

СПИСОК НАУЧНЫХ ПУБЛИКАЦИЙ ПО ТЕМЕ ДИССЕРТАЦИИ Публикации в издании, рекомендованном ВАК РФ

1. Григорян М.Б. Минимизация аппаратных затрат при реализации на программируемых логических интегральных схемах (ПЛИС) многокаскадных фильтров дециматоров цифровых радиоприемников // Информация и космос. 2010. №1. С. 20-28.

2. Григорян М.Б. Оценка аппаратных затрат при реализации алгоритма спектрального анализа на ПЛИС // Информация и космос. 2010. №4. С. 1317.

Публикации в других изданиях

3.Григорян М.Б. Реализация преобразования Фурье на основе процессора БНАКС // РИО СПбГУТ. 58 научно-техническая конференция студентов, аспирантов и молодых специалистов: Материалы. 2004. 17 - 21 мая. С. 3537.

4. Григорян М.Б., Кузнецов М.А., Хрестин С.В., Шпак С.А. Многоканальный цифровой радиоприемный комплекс // РИО СПбГУТ. 58 научно-техническая конференция профессорско-преподавательского состава научных сотрудников и аспирантов: Материалы. 2006. 23 - 27 января. С.58.

5. Григорян М.Б. Эффективное использование умножителей при реализации цифровых фильтров-дециматоров // Современная Электроника. 2010. №7. С. 72-74.

6. Григорян М.Б. Система управления многоканальным радиоприемным комплексом радиомониторинга. Свидетельство о государственной регистрации программы для ЭВМ №2010617087.22 октября 2010г.

7. Григорян М.Б. Фильтр-дециматор высокоскоростного цифрового потока в тракте предварительной цифровой обработки радиосигнала приемника радиомониторинга. Свидетельство о государственной регистрации программы для ЭВМ №2010617088.22 октября 2010г.

Тиражирование и брошюровка выполнены в учреждении «Университетские телекоммуникации» 197101, Санкт-Петербург, Саблинская ул., 14 Тел. (812) 233 4669 объем 1 пл. Тираж 100 экз.

ВВЕДЕНИЕ.

ГЛАВА 1. МЕТОДЫ ДЕЦИМАЦИИ И СПЕКТРАЛЬНОГО АНАЛИЗА В СОВРЕМЕННЫХ УСТРОЙСТВАХ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ

1.1 Методы и устройства прореживания цифрового потока.

1.2 Реализация методов цифрового спектрального анализа на основе быстрого преобразования Фурье.

1.3 Анализ характеристик элементной базы для реализации алгоритмов децимации и вычисления спектральной оценки.

1.4 Выводы по главе 1.

ГЛАВА 2. ОПТИМАЛЬНОЕ ПОСТРОЕНИЕ КАСКАДОВ ЦИФРОВЫХ ФИЛЬТРОВ-ДЕЦИМАТОРОВ НА ПЛИС.

2.1 Результаты моделирования и предварительных расчетов.

2.2 Теоретический поиск оптимальных вариантов построения двухкаскадных структур фильтров-дециматоров.

2.2.1 Исследование двухкаскадной структуры с точки зрения обеспечения минимума ОТП.

2.2.2 Исследование двухкаскадной структуры с точки зрения обеспечения минимума УВС.

2.3 Практическая реализация фильтров-дециматоров на ПЛИС.

2.3.1 Основные функциональные узлы ПЛИС, используемые при фильтрации и децимации сигнала.

2.3.2 Структурные схемы фильтров-дециматоров с несколькими умножителями.

2.3.3 Методика практической реализации двухкаскадного фильтра-дециматора.

2.4 Выводы по главе 2.

ГЛАВА 3. РЕАЛИЗАЦИЯ АЛГОРИТМОВ ЦИФРОВОГО СПЕКТРАЛЬНОГО АНАЛИЗА НА ПЛИС НА ОСНОВЕ БПФ.

3.1 Оценка вычислительных затрат при использовании «бабочки» БПФ с различным основанием.

3.1.1 Оценка для алгоритма БПФ с основанием 2.

3.1.2 Оценка для алгоритма БПФ с основанием 4.

3.2 Оценка вычислительных затрат для различных методов спектрального анализа.

3.2.1 Оценка для метода Бартлетта.

3.2.2 Оценка для метода Уэлша.

3.2.3 Графическое представление результатов.

3.3 Выводы по главе 3.

ГЛАВА 4. РАЗРАБОТКА ВЫЧИСЛИТЕЛЬНЫХ УЗЛОВ ДЛЯ РЕАЛИЗАЦИИ НА ОСНОВЕ ПРОГРАММИРУЕМОЙ ЛОГИКИ.

4.1 Проектирование фильтра-дециматора.

4.2 Проектирование модуля спектральной оценки.

4.3 Выводы по главе 4.

Современный подход к проектированию и разработке аппаратуры любого назначения предполагает широкое использование методов цифровой обработки сигналов (ЦОС), при которых информационные сигналы представляются и обрабатываются в цифровой форме. Важное место среди разнообразия алгоритмов ЦОС занимает задача цифрового спектрального анализа. Задача спектральной оценки цифрового сигнала может быть ключевой для ряда возможных применений, таких как обработка изображений, анализ звуковых и речевых сигналов, мониторинг данных измерений в сейсмографии, медицинской и технической диагностике, телеметрии. При этом интерес представляют как вопросы выбора наиболее эффективного алгоритма для конкретного применения, так и задачи оценки и оптимизации вычислительных затрат. На сегодняшний день для вычислений спектра широко используется алгоритм дискретного преобразования Фурье.

Реализация алгоритма цифрового спектрального анализа, как правило, связана с необходимостью поиска оптимальных вариантов решения для каждого применения. Так, из-за конечной протяженности входного сигнала часто проявляется эффект «растекания» спектра. Данный эффект связан с тем, что если значения начальных и конечных отсчетов сигнала сильно различаются, при периодическом повторении на стыках сегментов возникают скачки, из-за которых спектр сигнала расширяется [18]. Для снижения влияния краевых эффектов применяется предварительное взвешивание входной выборки сигнала определенным окном, что увеличивает вычислительные затраты [115]. Другой классической проблемой спектрального анализа является получение спектра, с одной стороны удовлетворяющего требуемому частотному разрешению, а с другой - временному (скорости вычисления спектра), так как простое увеличение длины выборки входных временных отсчетов неизменно приводит к уменьшению частоты получения спектральных оценок. Возможным компромиссом в данном случае может стать вычисление спектральных периодограмм для входных временных выборок, взаимно перекрывающих друг друга. Необходимо отметить, что подобный способ также предъявляет дополнительные требования к цифровому вычислителю спектра (увеличение числа и быстродействия умножителей, усложнение алгоритма работы модуля).

В качестве одного из методов оптимизации вычислительных затрат часто используют предварительные и параллельные вычисления. При этом в случае быстрого преобразования Фурье (БПФ) используют как сокращение количества выборок коэффициентов [56], так и параллельное использование нескольких ядер преобразования [66, 73]. Отметим, что в последнем случае требуются дополнительные решения на аппаратном уровне как, например, обеспечение синхронизации вычислений или необходимость использования многопортовых запоминающих устройств. Надо подчеркнуть, что перечисленные решения (взвешивание, перекрытие и усреднение выборок, параллельные вычисления) зачастую используются одновременно, что существенно осложняет не только оптимизацию вычислительных затрат, но и собственно их оценку.

Одним из возможных подходов к снижению вычислительной сложности является использование модуля децимации сигнала, снижающего скорость цифрового потока. Однако, данное решение неизменно приводит к ограничению полосы частот анализируемого сигнала по сравнению с полосой исходного сигнала, поэтому возможность использования модуля цифрового дециматора основывается на априорной избыточности исходного сигнала. Сущность децимации или прореживания цифрового сигнала заключается в снижении частоты следования входных отсчетов в определенное число раз. Однако, непосредственную децимацию цифрового сигнала, как правило, не проводят, так как если в спектре исходного сигнала содержатся частоты, превышающие половину новой частоты дискретизации, это приводит к эффекту наложения (элайзинга) в спектре выходного сигнала. Для устранения этого эффекта перед дециматором сигнала ставят цифровой фильтр нижних частот (антиэлайзинговый фильтр). На практике для оптимизации вычислительных затрат задачи цифровой фильтрации и децимации сигнала стараются совмещать, а подобные устройства называют фильтрами-дециматорами (ФД).

Существует ряд подходов к реализации цифровых ФД, среди которых можно отметить интегро-дифференцирующие структуры без умножителей [42], КИХ и БИХ-фильтры [59, 81, 25], многокаскадные структуры [11]. Наибольший интерес представляет реализация на основе КИХ-фильтра, так как в отличие от структур с обратными связями данные фильтры обладают линейной фазовой характеристикой. При этом в случае проектирования фильтров с узкой переходной полосой частотной характеристики актуальной становится проблема существенного увеличения вычислительных затрат. Оптимизация вычислений может достигаться разными способами. В данной работе проведены исследования характеристик метода разделения структуры фильтра на несколько каскадов как наименее изученного и представляющего наибольший интерес.

Необходимость обработки высокоскоростного цифрового потока в масштабе реального времени приводит к тому, что модули ФД реализуют, как правило, аппаратно с использованием специализированных процессоров (Digital Down Convertor, DDC), сигнальных процессоров общего применения (Digital Signal Processor, DSP), либо на основе устройств программируемой логики (ПЛИС, FPGA).

Существующие микросхемы DDC и DSP имеют жесткую архитектуру и оптимизированы для решения конкретных задач, например в сотовой связи [27]. Для более широкого и многофункционального использования параметры процессоров малоприемлемы. Применение ПЛИС, напротив, благодаря гибкой архитектуре, открывает широкие возможности для достижения как высокой эффективности обработки сигнала, так и оптимизации вычислений [118].

Таким образом, главной целью диссертационной работы является оптимизация элементов вычислительной техники, решающих задачи децимации и спектрального анализа цифрового сигнала в масштабе реального времени, на основе разработки новых методов снижения вычислительной сложности, параллельной обработки данных и оценки результатов вычислений.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработка многокаскадных цифровых децимирующих фильтров, реализующих различные распределения коэффициентов децимации.

2. Теоретический анализ оптимального распределения коэффициентов децимации в двухкаскадной структуре с точки зрения минимизации вычислительных затрат и затрат памяти.

3. Разработка структуры цифровых ФД с гибкой организацией параллельных вычислений.

4. Разработка структур для реализации вычислителя периодограммной спектральной оценки.

5. Вывод количественных соотношений, устанавливающих связь между основными параметрами спектральной оценки и характеристиками элементной базы.

6. Экспериментальное исследование разработанных научно-технических решений и применение полученных результатов при разработке ФД и модуля спектральной оценки с предопределенными требованиями.

Диссертационная работа состоит из введения, 4-х глав, заключения, 2-х приложений и списка использованной литературы.

4.3 Выводы по главе 4

Задача физического исполнения любого цифрового узла после этапа его проектирования всегда связана с преодолением некоторых дополнительных технико-экономических сложностей. К ним можно отнести конструктивные особенности, связанные с разводкой плат с одним и более числом слоев, топологическим размещением микросхем на плате, выбором корпусов микросхем; электрические параметры, определяемые в первую очередь рассеиваемой мощностью и потребляемым током; а также экономические факторы, зависящие как от конструктивных решений, так и электрических показателей устройства. Так, например, реализация, основанная на микросхемах с шариковыми выводами и использующая многослойные печатные платы, существенно увеличивает себестоимость конечного продукта. Вместе с тем необходимо отметить, что физическая реализация любого проекта во многом определяется и требуемыми аппаратными затратами, также определяющими стоимость изделия.

Данная глава призвана продемонстрировать непосредственное применение методик и оценок, рассмотренных в главах 2 и 3. При заданной частоте следования входных отсчетов и характеристике фильтра на основе одной из предложенных полифазных моделей фильтра-дециматора была спроектирована конкретная двухкаскадная структура с минимизацией затрат памяти. При проектировании узла спектральной оценки были продемонстрированы способы применения соотношений, полученных в 3 главе. Так, с одной стороны было показано, как с помощью ограничения параметров спектра удается добиться снижения аппаратных затрат до требуемого предела, определяемого выбранной микросхемой. С другой стороны было продемонстрировано, как на основе заданных аппаратных затрат конкретной микросхемы можно добиться максимально возможного увеличения одного из параметров спектральной оценки.

ЗАКЛЮЧЕНИЕ

Главной задачей данной работы было изучение вопроса эффективного и оптимального построения тракта предварительной цифровой обработки сигнала, обеспечивающей снижение скорости цифрового потока и вычисление спектральной оценки. Включение модуля цифровой фильтрации-децимации сигнала перед вычислителем спектра ставит задачу максимального снижения вычислительной сложности цифрового спектроанализатора. Однако, вследствие того, что прореживание цифрового потока приводит к уплотнению спектра цифрового сигнала, стоит отметить, что в данном случае использование фильтра-дециматора возможно лишь в случае необходимости спектрального анализа в ограниченной полосе частот.

В данной работе отдельно рассмотрены вопросы построения двух основных узлов рассматриваемого тракта - цифрового фильтра-дециматора и цифрового спектроанализатора. Было установлено, что для эффективной реализации данных узлов в качестве наиболее подходящей аппаратной базы следует использовать программируемые логические интегральные схемы. Именно с помощью ПЛИС в полной мере удается реализовать все результаты, достигнутые в работе. К основным результатам работы можно отнести: вклад в развитие теории ЦОС в отношении построения многокаскадных фильтров-дециматоров; разработку методики построения двухкаскадного фильтра-дециматора с минимизацией вычислительных затрат и затрат памяти; разработку гибких структур фильтров-дециматоров и спектроанализаторов, реализующих все преимущества параллельных вычислений; вывод для предложенных спектроанализаторов соотношений, устанавливающих связь между затратами ресурсов и основными параметрами спектра; а также подробное рассмотрение вопросов практического использования данных методических разработок. Перечисляя полученные результаты, с практической точки зрения важно особо выделить в них экономическую ценность. Именно минимизация затрат ресурсов позволяет сократить используемую аппаратную базу, упростить ее технологическое исполнение, что в любом случае приводит к удешевлению конечного продукта.

Исследования, проведенные в данной работе, позволили не только решить часть научных и технических задач, выработав для практического использования конкретные методические рекомендации, но и обозначили некоторые новые проблемы и направления для дальнейшего научного поиска. Так, остается открытым вопрос эффективного построения многокаскадных структур типа интерполятор-фильтр-дециматор, понижающих скорость цифрового потока в нецелое число раз, требует дальнейших исследований вопрос построения эффективных структур фильтра-дециматора с числом каскадов более двух, вызывает интерес также эффективная реализация параллельных вычислений при разработке не только периодограммных, но и кореллограммных спектроанализаторов.

1. Агуров П. В. Последовательные интерфейсы ПК. Практика программирования. -СПб.: БХВ-Петербург, 2004. 496 е.: ил.

2. Айфичер Э., Джервис Б. Цифровая обработка сигналов: практический подход, 2-е издание.: Пер. с англ. М.: Издательский дом «Вильяме», 2004.

3. Блэйхут Р. Быстрые алгоритмы цифровой обработки сигналов: Пер. с англ. М.: Мир, 1989.-448 е., ил.

4. Богнер Р. «Введение в цифровую фильтрацию» . М.: Мир, 1976.

5. Голд Б., Рэйдер Ч. Цифровая обработка сигналов. Пер. с англ., под ред. А. М. Трахтамана. М., «Сов. радио», 1973, 368 с.

6. Гольденберг JI.M., Матюшкин Б.Д., Поляк М.Н. Цифровая обработка сигналов: Справочник М.: Радио и связь, 1985. - 312., ил.

7. Гоноровский И. С. Радиотехнические цепи и сигналы: Учебник для вузов. 4-е изд., перераб. и доп. - М.: Радио и связь, 1986. - 512 е.: ил.

8. Гук М. Аппаратные интерфейсы ПК. Энциклопедия. СПб.: Питер, 2002. - 528 е.: ил.

9. Дженкинс Г., Ватте Д. «Спектральный анализ и его приложения». М.: Мир, 1971.

10. Дьяконов В.П. MATLAB 6.5 SP1/7 + Simulink 5/6. Обработка сигналов и проектирование фильтров. М.: СОЛОН-Пресс, 2005. - 576 е.: ил.

11. Кликушин Ю.Н., Кошекова Б.В. Идентификационный алгоритм децимации сигналов// Журнал радиоэлектроники. 2010. №6. с. 1-14

12. Марпл-мл C.JI. Цифровой спектральный анализ и его приложения / Пер. с англ. -М.: Мир, 1990.

13. Оллсон Г., Пиани Д. Цифровые системы автоматизации и управления. СПб .: Невский Диалект, 2001. - 557 е.: ил.

14. Оппенгейм А. В. Применение цифровой обработки сигналов. М.: Мир, 1980.

15. Оппенгейм А. В., Шафер Р.В. Цифровая обработка сигналов: Пер. с англ./ Под ред. С. Я. Шаца. М.: Связь, 1979. - 416 е., ил.

16. Прокис Дж. Цифровая связь. Пер. с англ. / Под ред. Д.Д. Кловского. М.: Радио и связь. 2000. - 800 е.: ил.

17. Рабинер JL, Гоулд Б. Теория и применение цифровой обработки сигналов. Пер. с англ. Зайцева A.JI. и др. Под ред. Ю.Н. Александрова. М.: Мир, 1978.

18. Сергиенко А.Б. Цифровая обработка сигналов: Учебник для вузов. 2-е изд. СПб.: Питер, 2006. - 751 е.: ил.

19. Скляр Б. Цифровая связь. Теоретические основы и практическое применение. Изд. 2-е, испр. : Пер. с англ. М. : Издательский дом «Вильяме», 2003. - 1104 с. : ил.

20. Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL. СПб.: БХВ-Петербург, 2003. - 576 е.: ил.

21. Тихонов В.И. Статистическая радиотехника. М.: Радио и связь, 1982.

22. Трахтман А.М., Трахтман В.А. Основы теории дискретных сигналов на конечных интервалах. М., «Сов. радио», 1975, 208 с.

23. Уидроу Б., Стирнз С. Адаптивная обработка сигналов: Пер. с англ. М.: Радио и связь, 1989.-440 е.: ил.

24. Хемминг Р.В. Цифровые фильтры. Пер. с англ. / Под ред. А. М. Трахтмана М.: Сов. радио, 1980. 224 е., ил.

25. Abed К.Н., Nerurkar S.B. Low power and hardware efficient decimation filter // ШЕЕ Wireless Communications and Networking Conférence. 2003. No. 1. P. 454-459

26. Almas M., Younus M. and Basit A. A Linear Dimension Reduction Technique for Face Recognition // Proceedings of The 2005 International Conference on Security and Management. 2005. P 524-524

27. Analog Devices. AD6620. Datasheet, www.analog.com

28. Atmel. AT40K FPGA IP Core The Fast Fourier Transform (FFT) Processor. Application Note, http://www.atmel.com/dyn/resources/prod documents/doc 1 132.pdf

29. Bhardwaj M., Min R. and Chandrakasan A.P. Quantifying and enhancing power awareness of VLSI systems // IEEE Transactions on VLSI Systems. 2001. Vol 9. No.6. P. 757772

30. Bi G., Jones E.V. A pipelined FFT processor for word-sequential data // IEEE Transactions on Acoustics, Speech, and Signal Processing. 1989. Vol. 37. No. 12, P. 1982-1985

31. Black M., Zeytinoglu M. Computianally efficient wavelet packet coding of wide-band stereo audio signals // Proceedings of the International Conference on Acoustics, Speech, and Signal Processing. 1995. Vol. 5. P. 3075-3078

32. Bolic M. Architectures for Efficient Implementation of Particle Filters // Stony Brook University. Ph.D. dissertation. 2004.

33. Bone R.T. FPGA Design of a Hardware Efficient Pipelined FFT Processor // Wright State University. MS dissertation. 2005.

34. Chan S. C., Liu W., Ho K.L. Multiplier less perfect reconstruction modulated filterbanks with sum-of-power-of-two coefficients // IEEE Signal Processing Letters. 2001. Vol. 8. No. 6. P.163-166

35. Chen G., Guo L. The FPGA Implementation Of Kalman Filter // Proceedings of the 5th WSEAS Int. Conf. On Signal Processing, Computational Geometry & Artifical Vision. 2005. P. 61-65 http://www.wseas.us/e-library/conferences/2005malta/papers/499-146.pdf

36. Chen Y., Lin Y., Lee C. A block scaling FFTJFFT Processor for WiMAX Applications // Solid-State Circuits Conference. 2006. P. 203-206

37. Chmelar E. The Test and Diagnosis of FPGAs // Department of Electrical Engineering of Stanford University. Ph.D. dissertation. 2004.

38. Compton K. L. Architecture Generation of Customized Reconfigurable Hardware // Evanston, Illinois. Ph.D. dissertation. 2003.

39. Davis J. S. An FPGA-Based Digital Logic Core for Ate Support and Embedded Test Applications // The Academic Faculty Georgia Institute of Technology. Ph.D. dissertation. 2003.

40. Dick C., Harris F. J. Configurable Logic for Digital Communications: Some Signal Processing Perspectives // IEEE Communications Magazine. 1999. Vol. 37. No. 8. P. 107-111

41. Donadío M.P. CIC Filter Introduction.2000. http://www.mikrocontroller.net/attachment/51932/cic2.pdf

42. Fares H., Rebai C., Le Gal В., Dallet D. Optimized Decimation Structure for Complex Bandpass sigma-delta modulator in Wideband Receiver // 13th Workshop on ADC Modelling and Testing. 2008.

43. Farooq U., Jamal H., Khan A. Realization of IIR Decimation Filters Based on Merged Delay Transformation // Hindawi Publishing Corporation Research Letters in Signal Processing. 2007. Vol 2007. Article Ш 53296.

44. Ghouwayel A.A., Louet Y., Palicot J. Complexity evaluation of a re-configurable butterfly with FPGA for software radio systems // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2007. No. 1 P. 57-61

45. Glowacz A., Glowacz W. Sound recognition of DC machine with application of FFT and backpropagation neuronal network // Proceedings of 6th IEEE International Symposium on Diagnostics for Electric Machines, Power Electronics and Drivers. 2007. P. 138-141

46. Glowacz Z., Zdrojewski A. Spectral Analysis of Signals of Commutator DC Motor // Proceedings of XVII International Conference of Electrical Machines. 2006. No. 656. P. 1-4.

47. Graham P.S. Logical Hardware Debuggers for FPGA-Based Systems // Department of Electrical and Computer Engineering, Brigham Young University. Ph.D. dissertation. 2001.

48. Gunawan T.S., Ambikairajah E. A new forward masking model for speech engancement // Proceedings of IEEE International Conference on Acoustics, Speech, and Audio Signal Processing. 2006. Vol. 1. P. 149-152.

49. Hampson G. A Possible 100 MSPS Altera FPGA FFT Processor. 2002. http://esl.eng.ohio-state.edu/~rstheory/iip/fftproc.pdf

50. Handa M. Online Placement and Scheduling Algorithms for Reconfigurable Systems // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation. 2004

51. Hauck S. Multi-FPGA Systems // University of Washington. Ph.D. dissertation. 1995

52. Herman O., Rabiner R.L., Chan D.S.K. Practical Design rules for optimum finite impulse response digital filters // Bell System Technical J. 1973. Vol. 52. N.6 P. 769-799.

53. Hewlitt R.M. Canonical Signed Digit Representation for Fir Digital Filters // IEEE Workshop on Signal Processing Systems. 2000. SiPS 2000. P.416-426

54. Hsu Y., Lin S. Parallel-computing approach for FFT implementation on digital signal processor(DSP) // World Academy of Science, Engineering and Technology. 2008. Vol.42. P. 587-591

55. Hu X., DeBrunner L.S., DeBrunner V. An efficient design for FIR filters with variable precision // Proc. 2002 IEEE Int. Symp. on Circuits and Systems. 2002. Vol.4. P.365-368.

56. Huang Z., Ercegovac M.D. Two-dimensional signal gating for low-power array multiplier design // IEEE International Symposium on Circuits and Systems. IEEE Computer Society, Washington DC., USA. 2002. Vol.1. P. 489-492

57. Johansson H., Wanhammar L. High-speed recursive digital filters based on the frequency-response masking approach // IEEE Transactions, Circuits and Systems II: Analog and Digital Signal Processing. 2000. Vol.47. P. 48-61

58. Kabal P., Sayar B. Performance of fixed-point FFT's: rounding and scaling considerations // Proceedings of the IEEE International Conference on Acoustics, Speech and Signal Processing. 1986. P. 221-224

59. Kang C. High Performance PSK Demodulator in FPGA for Wireless Communication Receivers // Innovate Integration,http://www.innovative-dsp.com/solutions/II IP core psk demodulator.pdf

60. Kannan M., Srivatsa S. Hardware Implementation Low Power High Speed FFT Core // The International Arab Journal of Information Technology. 2009. Vol.6. No.l

61. Karro J. E. Algorithmic and Theoretical Problems Related to the Physical Design of Three Dimensional Field Programmable Gate Arrays // Faculty of the School of Engineering and Applied Science University of Virginia. Ph.D. dissertation. 2000.

62. Kastner R. Synthesis Techniques and Optimizations for Reconfigurable Systems // University of California. Ph.D. disseration. 2002

63. Katkoori S. Behavioral Profiling Based High Level Power Estimation Methodologies for VLSI ASIC ASIC and FPGA Synthesis // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation.

64. Kee H., Petersen N., Kornerup J., Bhattacharyya S.S. Systematic Generation of FPGA-Based FFT Implementations // Proceedings of the International Conference on Acoustics, Speech and Signal Processing. 2008. P. 1413-1416

65. Khalid M. Routing Architecture and layout synthesis for multi-FPGA systems // Department of Electrical and Computer Engineering, University of Toronto. Ph.D. dissertation. 1999.

66. Khan J.B. Energy Management for Battery-Powered Reconfigurable Computing Platforms // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation. 2004

67. Kim M., Lee S. Design of dual-mode digital down converter for WCDMA and cdma2000 // ETRI Journal. Vol. 26. Num. 6. 2004

68. Lee C., Kim J., Hyeon S., Choi S. FPGA Design to support a CORBA Component // Proceedings of the SDR 08 Technical Conference and Product Exposition. 2008. http://groups.sdrforum.org/download.php?sid=996

69. Lee S. Routing Algorithms for Field-Programmable Gate Arrays // The University of Texas at Austin. Ph.D. dissertation. 2003

70. Liang C., Huang X. Mapping Parallel FFT Algorithm onto SmartCell Coarse-Grained Reconfigurable Architecture // IEICE Trans. Electron. 2010. Vol. E93-C. No.3. P. 407-415

71. Lim Y.C., Yang R., Li D., Song J. Signed-power-of-two term allocation scheme for the design of digital filters // IEEE Transactions on Circuits and Systems П. 1999. Vol.46. P. 577584

72. Lin M., Tsai G., Tu Y., Chang Т., Lin C. FPGA-based Spectrum Analyzer with High Area Efficiency by Goertzel Algorithm // Proceedings of the Congress on Image and Signal Processing. 2008. Vol.1. P. 157-159

73. Lu W., Sevcenco A. Design of Optimal Decimation and Interpolation Filters for Low Bit-Rate Image Coding // Asia Pacific Conference on Circuits and Systems. 2006. P. 378-381

74. Mahesh R., Vinod A.P. Reconfigurable low complexity FIR filters for software radio receivers // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2006. No. 1. P. 1231-1235

75. Meier P.C.H., Rutenber R.A., Carley L.R. Inverse polarity techniques for highspeed/low-power multipliers // International Symposium on Low Power Electronics and Design. IEEE Computer Society. 1999. P. 264-266

76. Memik S.O., Katsaggelos A.K., Sarrafzadeh M. Analysis and FPGA Implementation of Image Restortion under Resource Constraints // IEEE Transactions on Computers. 2003. Vol.52. No.3. P. 390-399

77. Miller R. Fundamentals of Radar Signal Processing // IEEE Signal Processing Magazine. 2005. P. 100-101

78. Mitra S.K. Digital Signal Processing. A Computer-Based Approach // McGraw Hill. New York. 2005. 972 pages

79. Mittal S., Ali Khan M.Z., Srinivas M.S. Area efficient high speed architecture of Bruun's FFT for software defined radio // IEEE Global Telecommunications Conference. 2007. No. 1. P. 3109-3113

80. Moffatt C., Mattsson A. Computationally efficient IFFT/FFT approximations for OFDM // IEEE Military Communications Conference. 2007. No. 1. P. 3027-3033

81. Nash G. A high performance scalable FFT // IEEE Wireless Communications and Networking Conference. 2007. No. 1. P. 2210-2215

82. National Instruments. Combining PLC and FPGA architectures. Automation & Control Technical. 2006. http://www.eepublishers.co.za/images/upload/Combining%20PLC.pdf

83. Noseworthy J., Ku J. Standard interfaces for FPGA components // IEEE Military Communications Conference. 2007. No. 1. P. 868-872

84. Ong S. Automatic Mapping of Graphical Programming Applications to Microelectronic Technologies // The University of Tennessee, Knoxville. Ph.D. dissertation. 2001.

85. Pan W., Qin K., Chen Y. An adaptable multilayer fractional Fourier transform approach for image registration // IEEE Trans. Pattern Anal. Machine Intell. 2009. Vol.31. P. 400-413

86. Park J., Diniz P., Shayee K.R.S. Performance and Area Modeling of Complete FPGA Designs in the Presence of Loop Transformations // IEEE transactions on Computers. 2004. Vol.53. No.ll.P.1420-1435

87. Plaut B.C. Theoretical and Algorithmic Approaches to Field-Programmable Gate Array Partitioning//The University of Tennessee, Knoxville. Ph.D. dissertation. 1999.

88. Prakash S., Venkatasubramanyam D.V., Krishnan В., Nagendra R. Compact Field Programmable Gate Array (FPGA) Controller For Aircraft/Aerospace Structures // Proceedings of the International Conference on Aerospace Science and Technology. 2008. June 26-28

89. Quinnell R.A. User-configurable FPGA modules boost PXI system versatility // Test & Measurement World. 2010. May 1

90. Ravi S., Rajan B. FPGA Based Hardware Implementation of Image Filter With Dynamic Reconfiguration Architecture // International Journal of Computer Science and Network Security. 2006. Vol.6. No. 12. P. 121 127

91. Reves X., Marojevic V., Gelonch A., Ferrus R. The cost of an abstraction layer on FPGA devices for software radio applications // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2004. No.l. P. 1942-1946

92. Ruckdeschel H., Dutta H., Hanning F., Teich J. Automatic FIR Filter Generation for FPGAs // Embedded Computer Systems: Architectures, Modeling And Simulation. 5th International Workshop, SAMOS 2005, Proceedings. 2005. Vol.3553. P. 51-61

93. Saini V., Singh В., Devi R. Area Optimization of FIR Filter and its Impementation on FPGA // International Journal of Recent Trends in Engineering. 2009. Vol.1. No.4 P. 55-58

94. Sangangam W., Srithorn P., Kerdchuen T. An Implementation of a FPGA based FFT for Power System Harmonic Identification // GMSARN International Conference on Energy Security and Climate Change: Problems & Issues in GMS. 2009. Nov. 25-27

95. Sansaloni Т., Perez-Pascual A., Vails J. Area-efficient FPGA-based FFT processor // Electronic Letters. 2003. Vol.39. P. 1369-1370

96. Shanthal S., Kulkarni S.Y. High Speed and Low Power FPGA Implementation of FIR Filter for DSP Applications // European Journal of Scientific Research. 2009. Vol. 31. No.l. P. 19-28

97. Sharma A. Place and Route Techniques for FPGA Architecture Advancement // University of Washington. Ph.D. dissertation. 2005

98. Shimizu K., Hirai S. Realtime and Robust Motion Tracking by Matched Filter on CMOS + FPGA Vision System // IEEE International Conference on Robotics and Automation. 2007. P. 788-793

99. Sukhsawas S., Benkrid K. A high-level implementation of a high performance pipeline FFT on Virtex-E FPGAs // Proceedings of the IEEE Computer Society Annual Symposium on VLSI. 2004. P.229-232

100. Suleiman A., Saleh H. Hussein A., Akopian D. A Family of Scalable FFT Architectures and an Implementation of 1024-Point Radix-2 FFT for Real-Time Communications // IEEE International Conference on Computer Design. 2008. P. 321-327

101. Tang Y., Jiang Y., Wang Y. Reduce FFT memory reference for low power applications. IEEE International Conference on Acoustics, Speech and Signal Processing. 2002. P.III-3204 -III-3207

102. Turin G.L. An Introduction to Digital Matched Filters // Proceedings of the IEEE. 1977. Vol.64. No.7. P. 1093-1112

103. Tzimiropoulos G., Stathaki T. Robust FFT-Based Scale-Invariant Image Registration // IEEE Transactions on Pattern Analysis and Machine Intelligence. 2010. Vol. 32. P. 1899-1906

104. Vendra N., Chaluvadi K. Decimation Filter for the VACS Platform // Department of Microelectronics and Information Technology. Master of Science Thesis. Royal Of Technology. Stockholm, Sweden. 2006

105. Wang A., Chandrakasan A.P. Energy-Aware Architectures for a Real-Valued FFT Implementation // Proceedings of the 2003 international symposium on Low power electronics and design. 2003. P.360-365

106. Wang Y., An J., Gunawan T.S., Ambikairajah E. Speech Enhancement Using Temporal Masking in the FFT Domain // Proceedings of the 11th Australian International Conference on Speech Science & Technology. 2006. P. 228-232

107. Wasenmuller U., Brack Т., Wehn N. Analysis of communications and implementation performance of FFT based carrier synchcronization of BPSKQPSK bursts // Advances in Radio Science Kleinheubacher Berichte. 2008. Vol.6. P. 95-100.

108. Wold E.H., Despain A.M. Pipeline and parallel-pipeline FFT processors for VLSI implementation // IEEE Transactions on Computers. 1984. Vol. 33. No.5. P. 414-426

109. Xu S., Zhang Y., Pham D., Lambare G. Antileakage Fourier transform for seismic data regularization // Geophysics. 2005. Vol. 70. No. 4. P. V87-V95

110. Zavacky J., Mihalik J., Kapinos M. Resampling of an image by block-based interpolation or decimation with compensation // Radioengineering. 2000. Vol.9. No.2. P. 18-24

111. Zhang G., Chen F. Parallel FFT with CORDIC for ultra wide band // 15th IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2004. Vol. 2. No. l.P. 1173-1177

112. Zhou В., Peng Y., Hwang D. Pipeline FFT Architectures Optimized for FPGAs // International Journal of Recofigurable Computing. 2009. Vol. 2009. Article Ш 219140. 9 pages