автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.12, диссертация на тему:Разработка моделей и алгоритмов функциональной верификации при проектировании программируемых логических интегральных схем

На правах рукописи

ДЬЯЧКОВ Юрнй Владимирович

РАЗРАБОТКА МОДЕЛЕЙ И АЛГОРИТМОВ ФУНКЦИОНАЛЬНОЙ ВЕРИФИКАЦИИ ПРИ ПРОЕКТИРОВАНИИ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

Специальность: 05.13.12 - Системы автоматизации проектирования

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

Воронеж - 2010

003492760

Работа выполнена в ГОУ ВПО «Воронежский государственный технический университет»

Научный руководитель доктор технических наук, доцент

Белецкая Светлана Юрьевна

Официальные оппоненты: доктор технических наук, профессор

Питолин Владимир Михайлович;

кандидат технических наук, доцент Зибров Александр Александрович

Ведущая организация ФГУП «Научно-исследовательский институт электронной техники» (г. Воронеж)

Защита состоится 26 марта 2010 г. в И00 часов в конференц-зале на заседании диссертационного совета Д 212.037.03, ГОУВПО «Воронежский государственный технический университет» по адресу: 394026, Воронеж, Московский просп., 14.

С диссертацией можно ознакомиться в научно-технической библиотеке ГОУ ВПО «Воронежский государственный технический университет».

Автореферат разослан 25 февраля 2010 г.

Ученый секретарь ___

диссертационного советаРодионов О.В.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. Программируемые логические интегральные съемы (ПЛИС) все больше завоевывают рынок микроэлектроники, вытесняя микросхемы с фиксированной логикой. Современные образцы ПЛИС, выполненные по 0,22-микронной технологии, способны работать на частотах до 300 МГц и реализуют до 10 млн. эквивалентных логических вентилей. Столь резкое увеличение мощности ПЛИС позволяет использовать их не только для реализации простых контроллеров и интерфейсных узлов, но и для цифровой обработки сигналов, сложных интеллектуальных контроллеров и нейрочипов. Одним из важных этапов автоматизированного проектирования ПЛИС является функциональная верификация, позволяющая еще на этапе компиляции схемы на уровне формирования ее ЯТЬ-модели обнаружить все несоответствия работы схемы и локализовать ошибки с высокой степенью точности.

Постоянное совершенствование и увеличивающаяся сложность производимых ПЛИС приводит к разрыву между технологией их изготовления и возможностями современных САПР ПЛИС. Существующие в настоящее время системы верификации ПЛИС имеют ряд недостатков, связанных ограничениями при моделировании, которые накладываются международным стандартом арифметики с плавающей точкой 1ЕЕЕ-754. Стандартные верификационные платформы, обладая высокой степенью универсальности, характеризуются сложностью адаптации к особенностям проектируемых объектов. Кроме того, применение стандартных платформ не позволяет в полной мере локализовать и оперативно устранять ошибки в процессе тестирования, так как выявление неисправностей осуществляется после завершения полной функциональной верификации всего проекта.

В связи с этим возникает задача разработки методов и средств функциональной верификации ПЛИС с возможностью выявления ошибок в реальном масштабе времени и продолжения моделирования после их устранения без возврата к началу проекта. При этом важным требованием к разрабатываемому верификационному окружению является наличие средств направленной автоматической генерации тестов, а также совместимость с современными САПР ПЛИС.

Таким образом, актуальность диссертационной работы определяется необходимостью разработки математического и программного обеспечения для решения задач полной функциональной верификации ПЛИС любой степени интеграции, позволяющего повысить степень локализации ошибок и сократить затраты времени на проведение тестирования.

Работа выполнена в соответствии с одним из основных научных направлений ГОУ ВПО «Воронежский государственный технический университет» «САПР и системы автоматизации производства», а также в рамках ГБ НИР 2004.17 «Методы исследования и повышения надежности и качества при проектировании радиоэлектронных устройств и систем».

Цель и задачи исследования. Целью диссертационного исследования является разработка моделей, алгоритмов и программных средств функциональной верификации программируемых логических интегральных схем и создание на их основе тестового окружения ПЛИС, обеспечивающего повышение скорости верификации на ранних этапах проектирования.

Для достижения поставленной цели необходимо решить следующие основные задачи:

провести анализ методов и средств функциональной верификации ПЛИС на различных этапах создания проекта, рассмотреть место и роль процедур верификации при автоматизированном проектировании ПЛИС;

разработать методику всеобщего к поэлементного тестирования с учетом конструктивных особенностей ПЛИС;

сформировать математические модели создания тестовых последовательностей для верификации ПЛИС и входящих в них блоков;

построить алгоритмы функционального тестирования ПЛИС и процедуры автоматизированного управления генерацией тестов;

разработать верификационное программное обеспечение ПЛИС и средства его интеграции со стандартными САПР.

Методы исследования. При выполнении работы использованы принципы системного анализа, методы автоматизированного проектирования, математического моделирования ПЛИС, элементы теории обработки и математического моделирования цифрового сигнала, элементы теории чисел с плавающей арифметикой, элементы теории тестирования и верификации сложных программируемых логических интегральных схем. При разработке программных средств применялись методы системного программирования.

Научная новизна результатов исследования. В работе получены следующие результаты, характеризующиеся научной новизной:

методика безвозвратного избыточного тестирования ПЛИС, позволяющая проводить функциональную верификацию на разных уровнях детализации объекта проектирования, осуществлять локализацию ошибок с высокой степенью точности и вносить изменения в проект на любом этапе без проведения повторной верификации;

модель верификационного окружения ПЛИС, обеспечивающая возможность многократного прогона тестов для разных типов ПЛИС и позво-

ляющая проводить моделирование на уровне транзакций, верификацию интерфейсов различных подсистем одновременно с их проектированием;

математические модели формирования тестовых последовательностей для верификации ПЛИС и их элементов, обеспечивающие полноту покрытия верификационными тестами функциональной модели проектируемой схемы и позволяющие выявлять несоответствия ЯТЬ-кода спецификации с возможностью использования сгенерированных тестов в других проектах;

алгоритмы функционального тестирования ПЛИС, отличающиеся наличием процедур автоматизированного управления генерацией тестов и позволяющие проводить структурную, поэлементную и всеобщую верификацию в реальном масштабе времени при отсутствии жестких ограничений на размерность проекта (количество блоков, плотность и особенности топологии);

верификационное тестовое окружение ПЛИС, характеризующееся использованием технологии компонентно-модульного синтеза тестируемых блоков и обеспечивающее совместимость со стандартными средствами проектирования ПЛИС, а также оперативный доступ к информации о сравниваемых схемах и результатах сравнения.

Практическая значимость работы. На основе предложенных моделей и алгоритмов разработан программный комплекс, позволяющий производить функциональную верификацию программируемых логических интегральных схем и их элементов посредством автоматизированного создания тестовых векторов (тестбенчей) и сравнения отклика на них с эталонными данными, с ведением протокола в реальном времени, что исключает участие человека. Использование программного комплекса позволяет значительно ускорить процесс верификации программируемых логических интегральных схем и других проектов глубоко-субмикронной техники, а также выявлять ошибки на ранних стадиях проектирования, быстро и безошибочно, по протоколу, определять точное местоположение дефектного модуля любого уровня разукрупнения, а также проводить верификацию в автоматическом режиме.

Основные положения диссертации в виде автоматизированного программного комплекса внедрены в ОАО «Концерн «Созвездие» и в учебный процесс ГОУ ВПО «Воронежский государственный технический университет», на кафедре конструирования и производства радиоаппаратуры.

Апробация работы. Основные положения и результаты диссертационной работы докладывались и обсуждались на следующих конференциях, совещаниях и семинарах: Международной конференции «Системные проблемы надежности, качества, информационных и электронных технологий» (Сочи, 2006-2009); Всероссийской научно-технической конференции моло-

дых ученых «Современные проблемы радиоэлектроники» (Красноярск, 2006-2009); ежегодных научно-технических конференциях ГОУ ВПО «Воронежский государственный технический университет» и научно-методических семинарах кафедры конструирования и производства радиоаппаратуры (2006-2009).

Публикации. По теме диссертац-.ш опубликовано 18 научных работ, в том числе 1 - в издании, рекомендованном ВАК РФ.

В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: алгоритмы верификации ПЛИС [1]; методы и алгоритмы верификационного окружения ПЛИС [2,3,14,15]; математические модели модулей, входящих в состав ПЛИС [5,9,10,12,13]; методика оценки эффективности верификации [4,11,16,18]; математические модели виртуальных прототипов и анализ эффективности применения общего языка описания аппаратуры [6,7,8,17].

Структура и объем работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка литературы, включающего 113 наименований, приложений. Основная часть работы изложена на 111 страницах, содержит 52 рисунка и 8 таблиц.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность работы, дана ее краткая характеристика, сформулированы цель и задачи исследования, изложены основные научные положения и результаты, выносимые на защиту, показаны основные пути решения поставленных задач.

В первой главе проведен анализ систем и средств автоматизации проектирования современных ПЛИС. Дан обзор имеющихся на данный момент систем проектирования ПЛИС на примере ведущего мирового производителя - компании ХШпх. Проведен анализ всех этапов проектирования цифровых устройств на базе ПЛИС.

Рассмотрены четыре современные возможные реализации глубоко субмикронных интегральных схем на ПЛИС, для которых подходит разрабатываемое математическое и программное обеспечение функциональной верификации:

- заказные интегральные схемы;

- системы цифровой обработки сигналов;

- физический уровень передачи данных;

- системы с перестраиваемой архитектурой.

Проектирование на уровне миссии и выбор оптимальных решений

Проектирование на системном уровне и выбор оптимальных решений

Проектирование на функциональном уровне и выбор оптимальных решений

Рис. 1. Маршрут проектирования ПЛИС

Общий маршрут проектирования ПЛИС представлен на рис. 1 и включает следующие основные этапы.

- концептуальное проектирование системы;

- проектирование, то есть трансформация исполняемой спецификации проекта на уровень регистровых передач (получение спецификаций на языках Уеп^/УЬЮЬ) и далее на вентильный уровень;

- верификация проекта, то есть проверка проекта и проектных решений на соответствие исходной спецификации и другим требованиям в процессе проектирования и детализации.

В главе также рассматриваются особенности процесса верификации и определяются требования к математическому и программному обеспечению функциональной верификации.

Во второй главе рассмотрено математическое обеспечение верификационного окружения ПЛИС.

Для проведения процесса верификации ПЛИС различной степени сложности разработана алгоритмическая схема, представленная на рис. 2.

Функциональная спецификация

Завершение работы, анализ полученных ошибок

Устранение ошибок, продолжение процесса моделирования ПЛИС

Рис. 2. Схема процесса верификации ПЛИС

Представленная схема функциональной верификации обладает рядом преимуществ по сравнению с общепринятой. Это достигается за счет применения системы автоматической генерации тестовых последовательно-

6

стей, формирования процедур, обеспечивающих управление воздействиями, запись и автоматическую проверку результатов. При этом локализация и устранение ошибок осуществляется по мере их выявления, а не по окончании верификации, что позволяет осуществлять безвозвратное тестирование и сократить временные затраты.

Процедура верификации ПЛИС заключается в построении формального доказательства того, что проектируемая система соответствует своей спецификации. Для обеспечения максимально возможного покрытия тестами анализируемой схемы в работе были решены следующие задачи:

1) сформированы математические модели тестовых последовательностей для верификации системы и составных блоков;

2) формализованы понятия соответствия системы ее спецификации;

3) разработаны в рамках данной модели алгоритмы проверки соответствия системы своей спецификации.

4) построена структурная модель верификационного окружения

Рис. 3. Графовая модель верификационного окружения ПЛИС

Модель верификационного окружения ПЛИС будем представлять в виде ориентированного графа (рис. 3). Множество вершин данного графа обозначим символом И(Р), а множество его дуг - Р(Р). Графовая модель содержит массив б, в который записываются отклики на тестовые стимулы, поступающие от ЯТЬ-модели ПЛИС, обозначаемой на рисунке как 1п (блок

ПЛИС.

(!)

(т/к)

(т + 1 /гп)

1). При этом получив очередной отклик программный комплекс присваивает ему порядковый номер ¡п (=1,2...) и записывает его в массив 5[т] (блок 2), а полученный результат посылает в модуль сравнения В1 (блок 7). Полученный результат представляет собой пару [£,т], где g - тестовый вектор, сгенерированный для соответствующего блока ПЛИС; э[к] - полученный отклик на тестовый вектор, причем, индекс к означает, что тестовый вектор пришел без искажения, § - с искажением.

Если полученный пакет имеет вид ^,к) и g совпадает с то это означает, что сообщение получено без искажения и программа формирует пакет вида - (5,к), где $ - это специальный символ, который не может быть искажен во время передачи и тестирования и вводится для того, чтобы гарантировать прохождение тестового вектора по выбранной функциональной цепи. Если искажение имело место, то передача повторяется. Через В2 обозначим среду МаИ^аЬ (блок 3), в которой генерируются эталонные отклики работы блоков ПЛИС. После сравнения полученного отклика с эталонным осуществляется анализ результатов. В случае, если имеет место расхождение верификация останавливается и оператор может оце-

нить место нахождение несоответствия ИТЬ-кода (блок 6) и запустить продолжение верификации. Применение данной модели обеспечивает возможность многократного прогона тестов для разных типов ПЛИС без внесения изменений, а также позволяет проводить моделирование на уровне транзакций, верификацию интерфейсов различных подсистем одновременно с их проектированием.

Сложность верификации также будет зависеть от сложности их математических моделей. Если упростить модель, то скорость и простота верификации повысится, но уменьшится локализация ошибки, что недопустимо. Для оптимизации процесса верификации по времени и степени локализации ошибок были предложены математические модели создания тестовых последовательностей для верификации входящих в состав ПЛИС блоков: умножителя, сумматора, ОЗУ, ПЗУ.

Соответствие входных и выходных комплексных чисел сумматора и умножителя будем генерировать по следующим формулам:

С = (С]+ ]*с2) =(а] +ja2) + (b|+jb2)* (\У| +]\у2), О = (с!,+]с12) =(а, -^-ja2)-(b1^-jb2)* (иг, + ]лу2),

где

С|= а, + (Ь,*и'| -Ьлуч), с2= а2 + (Ь)*и'2 + Ь2\У|), с!|= а| - (Ь^и^ - Ь2\У2), с12= а2 - (Ь|\у2 + Ь2\У|).

Здесь С и О - тестовые векторы, подаваемые на вход сумматора и умножителя соответственно; а - тестовая последовательность для проверки знака числа на арифметике с плавающей точкой; Ь - тестовая последовательность экспоненты числа; \у - тестовая последовательность мантиссы .

Эти формулы позволяют четко отслеживать правильность работы вышеуказанных устройств, исключая недостатки стандарта 1ЕЕЕ-754 при выполнении операций умножения и деления.

В третьей главе рассматривается алгоритмическое обеспечение функционального тестирования.

Формируем заголовок модели

ПЗУ(иВЯАРУ.и8Е)

На основе dWidth. aWidth создаем интерфейсную часть(ЕЫТ1ТУ)

Читаем из файла памяти (1UL « aWidth)• bytes - 1 байт

Формируем заголовок архитектуры (ARCHITECTURE)

Файл памяти двоичный или

Формируем

вариант CASE

адрес = > слово в

<

^ Конец

Тз

Рис. 4. Алгоритм тестирования модели ПЗУ

За основу взят стандарт IEEE-754 для вычислительных устройств на арифметике с плавающей точкой, который в настоящее время является общепринятым. Разработанные алгоритмы функционального тестирования соответствуют следующим требованиям: обеспечивают высокое покрытие верифицируемого кода, поскольку это один из главных показателей качества верификации; обладают универсальностью и возможностью использования для ПЛИС различных типов; экономически оправданы с точки зрения затрат времени и средств на их реализацию; обладают высоким быстродействием, так как для полной верификации устройств на плавающей арифметике стандарта IEEE-754 необходим прогон порядка 10 млн. тестовых векторов; характеризуются независимостью от среды моделирования, обеспечивая поддержку верификационных платформ основных производителей.

На рис. 4 представлен алгоритм тестирования ПЗУ. Благодаря разработанной модели генератор является консольным приложением и сразу после старта производит проверку правильности аргументов переданных ему в командной строке (шаг 2, 4, 6) и в случае ошибочного синтаксиса показывает справку (шаг 9). Собственно сама модель создается добавлением в файл заголовков библиотек (шаг 1), которые всегда одинаковы для моделей с разной разрядностью шин, разными выходами и т.д. Далее формируется и записывается entity или интерфейс модели на основе данных о разрядности шин переданных аргументами командной строки. После этого формируется заголовок архитектуры (шаг 7) или реализации модели и открывается оператор CASE (шаг 10). Путем последовательного чтения из файла дампа памяти формируется каждая ячейка модели ПЗУ в формате адрес-значение, действие это производится в цикле (шаг 8, 11). Затем в модель добавляется закрывающее архитектуру выражение, и она сохраняется в текстовый файл (шаг 12, 13).

Алгоритм работы генератора тестовых последовательностей представлен на рис. 5. Программа генератор тестовых последовательностей представляет собой консольное приложение, поэтому все входные данные передаются ей как аргументы командной строки (шаг 1), которые перед использованием необходимо соответствующим образом обработать, что в случае UNIX-систем обеспечивается предоставляемыми операционной системой вспомогательными функциями.

Следующим действием является проверка эталонных результатов на модуле арифметики с плавающей точкой ЭВМ в цикле, и только в случае совпадения с эталонными тестовые триады сохраняются в файл тестовых векторов.

Рис. 5. Алгоритм работы генератора тестовых векторов Такой подход обеспечивает:

- совместимость со всеми средствами проектирования, работающими в стандарте IEEE - 754;

- отсутствие жестких ограничений на размерность проекта (количество приборов, плотность и размеры топологии);

- простоту и удобство языка описания технологических файлов;

- высокую степень локализации ошибок;

- возможность экстракции схемы на уровне логических моделей;

- возможность повторного использования тестов в других проектах, сокращая затраты на написание тестов.

В четвертой главе на основе ранее предложенных математических моделей и алгоритмов разработано программное обеспечение функциональной верификации ПЛИС. Разработанное тестовое окружение осуществляет наиболее полное покрытие верификационными тестами VHDL модели ПЛИС и ее субмодулей и позволяет свести к минимуму возможные ошибки и несоответствия RTL, кода спецификации системного уровня перед переходом на следующие этапы проектирования - синтез, реализацию и трассировку. Также комплекс позволяет произвести верификацию проекта на логическом уровне и оценить разницу в поведении проекта с моделью на RTL уровне при моделировании.

Функциональная схема программного обеспечения верификации ПЛИС представлена на рис. 6. Сгенерированный в MATLAB файл тестовых векторов считывается системной моделью ПЛИС, которая производит его преобразование в эталонный спектр и дамп-файл использованных при преобразовании коэффициентов. Из дампа с помощью генератора front-end модели создаются модели блоков (сумматор, умножитель, ОЗУ, ПЗУ), которые затем подключается к RTL-модели ПЛИС.

Затем производится запуск RTL-модели, при котором в качестве входных данных выступает исходный файл временной функции, после чего те-стбенч производит сравнение данных, полученных в RTL модели с эталонным спектром, протоколируя различия в специальный текстовый файл.

Разработанное программное обеспечение в автоматическом режиме производит генерацию тестовых последовательностей для ПЛИС и ее элементов: умножителей и сумматоров на плавающей арифметике. Затем сгенерированные тестовые последовательности подаются в качестве стимулов на входные интерфейсы модуля на тестировании, а результаты на выходе сравниваются с эталонным вычисленным программным средством, все расхождения протоколируются в специальный файл-лог. Это обеспечивает многократный прогон тестов без непосредственного участия человека.

Разработанные средства верификации поддерживают все стандартные языки проектирования и верификации - VHDL, Verilog, VHDL-AMS, Verilog-A, Spice, С, С++, SystemC, System Verilog, MATLAB, PSL assertions и др.

s я я

5

•е-

К

ю о

2 о к 5

&S о с;

о. р

е с

РЗ

©

X

с.

В процессе тестирования проводилось сравнение его результатов при проектировании ПЛИС семейства Virtex6 с наиболее широко применяемой платформой верификации Е (Verisily Design).

Сплошная линия на рис.7 соответствует верификационному окружению Е (Verisily Design), пунктирная линия - разработанному верификационному окружению.

"I—I—I—I—I—1—I—г

0,1 1 5 20

Степень интеграции, mjih. вент.

Т—I—I—1—I—1—I—г

0.1 I 5 20

Стсиень интеграции, млн. вент.

Рис. 7. Зависимость времени верификации и несоответствия RTL-кода спецификации от степени интеграции для разработанного верификационного окружения и программного комплекса Е (Verisily Design)

Необходимо также отметить, что при верификации сумматора выигрыш во времени составил порядка 27%.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

1. Проведен анализ структуры и конструктивных особенностей современных ПЛИС, а также процесса их синтеза и реализации на уровне транзакций и RTL-модели. Проанализирован процесс проектирования блоков ОЗУ, ПЗУ, сумматоров и умножителей, встроенных микропроцессоров с описанием особенностей реализации для них тестовых последовательностей.

2. Предложена методика избыточного тестирования ПЛИС и построена функциональная схема процесса верификации с возможностью точной локализации ошибок и продолжения моделирования после их устранения без возврата к началу проекта.

3. Сформированы математические модели создания тестовых последовательностей для функциональной верификации как ПЛИС в целом, так и входящих в ее состав блоков. Разработана модель тестового окружения ПЛИС. Математические модели характеризуются универсальностью и могут быть использованы при проектировании ПЛИС различных типов.

4. Разработаны процедуры управления генерацией тестов и на их основе создан автоматический генератор тестовых последовательностей многократного использования.

5. Построены алгоритмы структурной, поэлементной и всеобщей верификации ПЛИС с возможностью проведения тестирования в реальном масштабе времени.

6. Разработано программное обеспечение для функционального тестирования ПЛИС, позволяющее в диалоговом режиме проводить всестороннее избыточное тестирование составных частей и всего ПЛИС в целом, выявлять ошибки на ранних стадиях проектирования, оперативно определять точное местоположение дефектного модуля любого уровня разукрупнения. Разработанное тестовое окружение ПЛИС поддерживает все стандартные платформы проектирования и верификации.

7. Проведена апробация разработанного комплекса моделей, алгоритмов и программных средств при верификации различных типов ПЛИС.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Дьячков Ю.В. Автоматизированное создание тестовых векторов при верификации программируемых логических интегральных схем / Ю.В. Дьячков, С.Ю. Белецкая // Вестник Воронежского государственного технического университета. -2009. - Т.5. -№11. - С. 62-64.

Статьи и материалы конференций

2. Структура модуля быстрого преобразования Фурье на 256К точек, применяемого для пассивной радиолокации / A.B. Башкиров, Ю.В. Дьячков, A.B. Муратов, В.А. Муратов // Системные проблемы надежности, качества, информационных и электронных технологий: материалы X Междунар. конф. и Рос. науч. школы. -М.: Радио и связь, 2005. Ч. 3. С. 73-75.

3. Башкиров A.B. Анализ объекта проведения отбраковочных испытаний / A.B. Башкиров, Ю.В. Дьячков, A.B. Муратов // Современные проблемы радиоэлектроники: сб. науч. тр. Красноярск: ИПЦ, 2005. С. 325-327.

4. Дьячков Ю.В. Проблема повышения эффективности пассивной радиолокации / Ю.В. Дьячков, A.B. Муратов // Современные проблемы радиоэлектроники: сб. научн. тр. Красноярск: ИПЦ, 2005. С. 42-44.

5. Дьячков Ю.В. Методика измерения спектральных параметров быстродействующих цифро-аналоговых преобразователей / Ю.В. Дьячков, М.С. Гладких // Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь, 2006. С. 311-313.

6. Дьячков Ю.В. Модели использования функциональных виртуальных прототипов / Ю.В. Дьячков, В.Г. Небогин II Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь, 2006. С. 320 - 322.

7. Дьячков Ю.В. Новый подход к функциональной верификации / Ю.В. Дьячков, И.А. Суворин // Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь, 2006. С. 324 - 327.

8. Башкиров A.B. Ключ к повышению эффективности пассивной радиолокации - быстрое преобразование Фурье / A.B. Башкиров, Ю.В. Дьячков, A.B. Муратов // Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь, 2006. С. 432 - 434.

9. Дьячков Ю.В. Проектирование структуры адресного дешифратора оперативного запоминающего устройства статического типа на 256К слов / Ю.В. Дьячков, A.A. Пирогов // Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь, 2006. С. 496 - 498.

10. Дьячков Ю.В. Новая концепция общего языка описания аппаратуры при схемотехническом проектировании / Ю.В. Дьячков, A.B. Муратов // Современные проблемы радиоэлектроники: сб. науч. ст. - Красноярск: Сибирский федеральный ун-т; Политехнический ин-т, 2007. С. 426-428.

11. Башкиров A.B. Принцип ASSERT для решения задач поиска ошибок RTL кода при проектировании СНК I A.B. Башкиров, Ю.В. Дьячков, М.А. Ромащенко// Современные проблемы радиоэлектроники: сб. науч. ст. - Красноярск: Сибирский федеральный ун-т; Политехнический ин-т, 2007. С. 189-190.

12. Астахов Н.В. Алгоритмизация функционального тестирования СБИС и систем на кристалле / Н.В. Астахов, Ю.В Дьячков // Современные проблемы радиоэлектроники: сб. науч. ст. - Красноярск: Сибирский федеральный ун-т; Политехнический ин-т, 2007. С. 211-215.

13. Башкиров A.B. Вычислительные заготовки при разработке СБИС / A.B. Башкиров, Ю.В. Дьячков, A.B. Муратов // Системные проблемы надёжности, качества, информационно-телекоммуникационных и электронных технологий в управлении инновационными проектами. - М.: Энергоатомиздат, 2008. Ч. 4. С. 308-310.

14. Основные направления повышения эффективности обработки цифровых сигналов при помощи быстрых алгоритмов / A.B. Анохин, A.B. Башкиров, Ю.В. Дьячков, О.Н. Чирков // Системные проблемы надёжности, качества, информационно-телекоммуникационных и электронных технологий в управлении инновационными проектами. - М.: Энергоатомиздат, 2008. Ч. 4. С. 313-315.

15. Башкиров A.B. Иерархия моделей БИС на этапе функционально-логического проектирования / A.B. Башкиров, Ю.В. Дьячков, М.А. Ромащенко// Современные проблемы радиоэлектроники: сб. науч. тр. - Красноярск: СФУ, 2008. С. 123-125.

16. Дьячков Ю.В. Проектирование структуры 32-разрядного сумматора / Ю.В. Дьячков// Современные проблемы радиоэлектроники: сб. науч. тр. - Красноярск: СФУ, 2008. С. 54-58.

17. Башкиров A.B. Специфика разработки ПЛИС с микромощным потреблением / A.B. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков // Системные, проблемы надёжности, качества, информационно-телекоммуникационных и электронных технологий в управлении инновационными проектами, 2009. С. 145-147.

18. Башкиров A.B. Синтез устройств на базе плис Xilinx / A.B. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков // Системные проблемы надёжности, качества, информационно-телекоммуникационных и электронных технологий в управлении инновационными проектами, 2009. С. 95-99.

Подписано на печать 15.02.2010. Формат 60x84/16. Бумага для множительных аппаратов. Усл. печ. л. 1,0. Тираж 90 экз. Заказ № ZI

ГОУ ВПО «Воронежский государственный технический университет» 394029 Воронеж, Московский просп., 14

ВВЕДЕНИЕ

1. АНАЛИЗ СИСТЕМ И СРЕДСТВ АВТОМАТИЗАЦИИ 12 ПРОЕКТИРОВАНИЯ И ИЗБЫТОЧНОГО ТЕСТИРОВАНИЯ СОВРЕМЕННЫХ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

1.1. Этапы проектирования цифровых устройств на базе ПЛИС в САПР

1.2. Анализ современных средств автоматизированной верификации и 21 избыточного тестирования ПЛИС

1.3. Особенности построения среды функциональной верификации и 30 генерации тестов

1.4. Цель и задачи исследования

2. РАЗРАБОТКА МАТЕМАТИЧЕСКОГО ОБЕСПЕЧЕНИЯ 40 ПРОЦЕССА ФУНКЦИОНАЛЬНОЙ ВЕРИФИКАЦИИ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ

2.1. Построение структурной схемы процесса функциональной 40 верификации ПЛИС

2.2. Формирование тестовых последовательностей для верификации 43 ПЛИС на основе стандарта IEEE

2.3. Построение графовой модели верификационного окружения ПЛИС

Актуальность темы. Программируемые логические интегральные еъемы (ПЛИС) все больше завоевывают рынок микроэлектроники, вытесняя микросхемы с фиксированной логикой. Современные образцы ПЛИС, выполненные по 0,22-микронной технологии, способны работать на частотах до 300 МГц и реализуют до 10 млн. эквивалентных логических вентилей. Столь резкое увеличение мощности ПЛИС позволяет использовать их не только для реализации простых контроллеров и интерфейсных узлов, но и для цифровой обработки сигналов, сложных интеллектуальных контроллеров и нейрочипов. Одним из важных этапов автоматизированного проектирования ПЛИС является функциональная верификация, позволяющая еще на этапе компиляции схемы на уровне формирования ее RTL-модели обнаружить все несоответствия работы схемы и локализовать ошибки с высокой степенью точности.

Постоянное совершенствование и увеличивающаяся сложность производимых ПЛИС приводит к разрыву между технологией их изготовления и возможностями современных САПР ПЛИС. Существующие в настоящее время системы верификации ПЛИС имеют ряд недостатков, связанных ограничениями при моделировании, которые накладываются международным стандартом арифметики с плавающей точкой IEEE-754. Стандартные верификационные платформы, обладая высокой степенью универсальности, характеризуются сложностью адаптации к особенностям проектируемых объектов. Кроме того, применение стандартных платформ не позволяет в полной мере локализовать и оперативно устранять ошибки в процессе тестирования, так как выявление неисправностей осуществляется после завершения полной функциональной верификации всего проекта.

В связи с этим возникает задача разработки методов и средств функциональной верификации ПЛИС с возможностью выявления ошибок в реальном масштабе времени и продолжения моделирования после их устранения без возврата к началу проекта. При этом важным требованием к разрабатываемому верификационному окружению является наличие средств направленной автоматической генерации тестов, а также совместимость с современными САПР ПЛИС.

Таким образом, актуальность диссертационной работы определяется необходимостью разработки математического и программного обеспечения для решения задач полной функциональной верификации ПЛИС любой степени интеграции, позволяющего повысить степень локализации ошибок и сократить затраты времени на проведение тестирования.

Работа выполнена в соответствии с одним из основных научных направлений ГОУ ВПО «Воронежский государственный технический университет» «САПР и системы автоматизации производства», а также в рамках ГБ НИР 2004.17 «Методы исследования и повышения надежности и качества при проектировании радиоэлектронных устройств и систем».

Цель и задачи исследования. Целью диссертационного исследования является разработка моделей, алгоритмов и программных средств функциональной верификации программируемых логических интегральных схем и создание на их основе тестового окружения ПЛИС, обеспечивающего повышение скорости верификации на ранних этапах проектирования.

Для достижения поставленной цели необходимо решить следующие основные задачи: провести анализ методов и средств функциональной верификации ПЛИС на различных этапах создания проекта, рассмотреть место и роль процедур верификации при автоматизированном проектировании ПЛИС; разработать методику всеобщего и поэлементного тестирования с учетом конструктивных особенностей ПЛИС; сформировать математические модели создания тестовых последовательностей для верификации ПЛИС и входящих в них блоков; построить алгоритмы функционального тестирования ПЛИС и процедуры автоматизированного управления генерацией тестов; разработать верификационное программное обеспечение ПЛИС и средства его интеграции со стандартными САПР.

Методы исследования. При выполнении работы использованы принципы системного анализа, методы математического моделирования ПЛИС, элементы теории обработки и математического моделирования цифрового сигнала, элементы теории чисел с плавающей арифметикой, автоматизированного проектирования, элементы теории тестирования и верификации сложных программируемых логических интегральных схем. При разработке программных средств применялись методы системного программирования.

Научная новизна результатов исследования. В работе получены следующие результаты, характеризующиеся научной новизной: методика безвозвратного избыточного тестирования ПЛИС, позволяющая проводить функциональную верификацию на разных уровнях детализации объекта проектирования, осуществлять локализацию ошибок с высокой степенью точности и вносить изменения в проект на любом этапе без проведения повторной верификации; модель верификационного окружения ПЛИС обеспечивающая возможность многократного прогона тестов для разных типов ПЛИС и позволяющая проводить моделирование на уровне транзакций, верификацию интерфейсов различных подсистем одновременно с их проектированием; математические модели формиррвания тестовых последовательностей для верификации ПЛИС и их элементов, обеспечивающие полноту покрытия верификационными тестами функциональной модели проектируемой схемы и позволяющие выявлять несоответствия RTL-кода спецификации на уровне транзакций с возможностью многократного использования сгенерированных тестов в других проектах; алгоритмы функционального тестирования ПЛИС, отличающиеся наличием процедур автоматизированного управления генерацией тестов и позволяющие проводить структурную, поэлементную и всеобщую верификацию в реальном масштабе времени при отсутствии жестких ограничений на размерность проекта (количество блоков, плотность и особенности топологии); верификационное тестовое окружение ПЛИС, характеризующееся использованием технологии компонентно-модульного синтеза тестируемых блоков, и обеспечивающее совместимость со стандартными средствами проектирования ПЛИС, а также оперативный доступ к информации о . сравниваемых схемах и результатах сравнения.

Практическая ценность. На основе предложенных моделей и алгоритмов разработан программный комплекс, позволяющий производить функциональную верификацию программируемых логических интегральных схем и их элементов посредством автоматизированного создания тестовых векторов (тестбенчей) и сравнения отклика на них с .эталонными данными, с ведением протокола в реальном времени, что исключает участие человека. Использование этого программного комплекса позволяет значительно ускорить процесс верификации программируемых логических интегральных схем и других проектов глубоко-субмикронной техники, а также выявлять ошибки на ранних стадиях проектирования, быстро и безошибочно, по протоколу, определять точное местоположение дефектного модуля любого уровня разукрупнения, а также проводить верификацию без постоянного участия человека.

Основные положения диссертации в виде автоматизированного программного комплекса внедрены в ОАО Концерн «Созвездие» и в учебный процесс ГОУ ВПО ВГТУ, на кафедре конструирования и производства радиоаппаратуры.

Апробация работы. Основные положения и результаты диссертационной работы докладывались и обсуждались на следующих конференциях, совещаниях и семинарах: Международной конференции «Системные проблемы надежности, качества, информационных и электронных технологий» (Сочи 2006-2009); Всероссийской научнотехнической конференции молодых ученых «Современные проблемы радиоэлектроники» (Красноярск, КГТУ, 2006-2009); ежегодных научно-технических конференциях ГОУ ВПО «Воронежский государственный технический университет» и научно-методических семинарах кафедры конструирования и производства радиоаппаратуры (2006-2009).

Публикации. По теме диссертации опубликовано 18 печатных работ, в том числе 1 - в издании, рекомендованном ВАК РФ

В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: алгоритмы верификации ПЛИС [30]; методы и алгоритмы верификационного окружения ПЛИС [31,32,48,49,81]; математические модели модулей, входящих в состав ПЛИС [50,51,73,109,112]; методика оценки эффективности верификации [82,89,111]; математические модели виртуальных прототипов и анализ эффективности применения общего языка описания аппаратуры [74,88,90,110].

Структура и объем работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников, включающего 113 наименования, приложений. Основная часть работы изложена на 110 страницах, содержит 36 рисунков и 11 таблиц.

4.4 Основные выводы четвертой главы

1. На основании ранее предложенных математических моделей и алгоритмов построен программный комплекс, написанный на языке С++, созданный для работы на платформе Linux, позволяющий разработчику в диалоговом режиме проводить тестирование составных частей (сумматоров, умножителей, ПЗУ, ОЗУ, регистров, микроконтроллеров), и всего ПЛИС в целом, дающий выигрыш во времени и качественно улучшающий верификацию. Программный комплекс позволяет легко выявлять и локализовывать ошибку в RTL-коде ПЛИС, и в режиме реального времени вносить соответствующие изменения.

2. Разработанные программные средства в автоматическом режиме производит генерацию тестовых последовательностей для ПЛИС, для умножителей и сумматоров на плавающей арифметике. Затем сгенерированные тестовые последовательности подаются в качестве стимулов на входные интерфейсы модуля на тестировании, а результаты на выходе сравниваются с эталонными вычисленными программным средством, все расхождения протоколируются в специальный файл-лог. Запуск симуляции осуществляется путем исполнения скриптов автоматизации BASH. Это обеспечивает многократный прогон тестов без непосредственного участия человека.

3. Разработанные средства верификации поддерживают все стандартные языки проектирования и верификации - VHDL, Verilog, VHDL-AMS, Verilog-A, Spice, С, С++, SystemC, System Verilog, MATLAB, PSL assertions и др.

4. Результаты проведенных исследований использовались в ГБ НИР 2004.17 «Проектирование и технология электронных средств» выполненной на кафедре КИПРА ВГТУ. Основные положения диссертации в виде автоматизированного программного комплекса внедрены в ОАО Концерн «Созвездие».

ЗАКЛЮЧЕНИЕ

В диссертационной работе получены следующие основные результаты:

1. Проведен анализ структуры и конструктивных особенностей современных ПЛИС, а также процесса их синтеза и реализации на уровне транзакций и RTL-модели. Проанализирован процесс проектирования блоков ОЗУ, ПЗУ, сумматоров и умножителей, встроенных микропроцессоров с описанием особенностей реализации для них тестовых последовательностей;

2. Предложена методика функционального тестирования ПЛИС и построена структурная схема процесса верификации с возможностью точной локализации ошибок и продолжения моделирования после их устранения без возврата к началу проекта.

3. Сформированы математические модели создания тестовых последовательностей для функциональной верификации как ПЛИС в целом, так и входящих в ее состав блоков. Разработана модель тестового окружения ПЛИС. Математические модели характеризуются универсальностью и могут быть использованы при проектировании ПЛИС различных типов.

4. Разработаны процедуры управления генерацией тестов и на их основе создан автоматический генератор тестовых последовательностей многократного использования.

5. Построены алгоритмы структурной, поэлементной и всеобщей верификации ПЛИС с возможностью проведения тестирования в реальном масштабе времени.

6. Разработано программное обеспечение для функционального тестирования ПЛИС, позволяющее в диалоговом режиме проводить всестороннее избыточное тестирование составных частей и всего ПЛИС в целом, выявлять ошибки на ранних стадиях проектирования, оперативно определять точное местоположение дефектного модуля любого уровня разукрупнения. Разработанное тестовое окружение ПЛИС поддерживает все стандартные платформы проектирования и верификации.

7. Проведена апробация разработанного комплекса моделей, алгоритмов и программных средств при верификации различных типов ПЛИС.

1. Максфилд К. Проектирование на ПЛИС. Курс молодого бойца. М.: Издательский дом «Додэка-ХХ1», 2007. - 408 е.: ил

2. Зотов В.Ю. Проектирование встраиваемых микропроцессорных систем на основе ПЛИС фирмы XILINX. — М.: Горячая линия Телеком, 2006. - 520 е., ил.

3. Джон Ф. Уэйкерли Проектирование цифровых устройств Том I. М.: Постмаркет. 2002. - 1088 е., ил.

4. Зотов В.Ю. Проектирование цифровых устройств на основе ПЛИС фирмы XILINX в САПР WebPACK ISE. М.: Горячая линия - Телеком. 2003. - 624 е., ил.

5. Блейхут Р. Быстрые алгоритмы цифровой обработки сигналов: Пер. с англ. -М.: Мир, 1989. -448 е., ил.

6. Система синтаксического и семантического контроля VHDL-описаний "VHDL-анализатор". Руководство пользователя. М.: РосНИИИС, 1991. 112 с.

7. Резидентный справочник по языку VHDL. Руководство пользователя. М.: РосНИИИС, 1993. 21 с.

8. Alliance: A Complete CAD System for VLSI Design. Users manual. Paris: Universite Pierre et Marie Curie, 1997.

9. Bergeron J., Writing Testbenches. Functional verification of HDL models. New York: Kluwer Academic Publishers, 2003. - 348 c.

10. Wilcox P., Professional verification. A guide to advanced functional verification. — Boston: Kluwer Academic Publishers, 2004. — 208 c.

11. Piziali A., Functional verification coverage measurement and analysis. -Boston: Kluwer Academic Publishers, 2004. 230 c.

12. Munden R., ASIC and FPGA verification: A guide to component modeling. San Francisco: Morgan Kaufmann Publishers, 2005. - 338 c.

13. Поляков А.К., VHDL и Verilog в проектировании цифровой ппаратуры. М.:СОЛОН-Пресс, 2003. - 320с.

14. Сергиенко A.M., VHDL для проектирования вычислительных устройств. К.: ЧП «Корнейчук», ООО ТИД «ДС», 2003. - 208 с.

15. Pedroni V.A., Circuit Design with VHDL. Cambridge, Massachusetts: MIT Press, 2004. - 376 c.

16. Smith D.J., HDL Chip Design. Madison, AL, USA: Doone Publications, 1997.-456 c.

17. VHDL язык описания аппаратных средств: Учеб. пособие / А.С. Яицков; Под. ред. акад. B.C. Бурцева, акад. Б.С. Митина. М.: Изд-во МАТИ-РГТУ "ЛАТМЭС", 1998. - 119 с.

18. IEEE. 2002. ANSI/IEEE Std 1076-2002, Standard VHDL Language Reference Manual.

19. IEEE. 2000. ANSI/IEEE Std 1076-2000, Standard VHDL Language Reference Manual.

20. IEEE. 1999. ANSI/IEEE Std 1076.6-1999, Standard for VHDL Register Transfer Level (RTL) Synthesis.

21. Chu E., George A., Inside FFT black box. Serial and parallel Fast Fourier Transform Algorithms. London: CRC Press, 2000. - 308 c.

22. Гольденберг Л.М и др. Цифровая обработка сигналов. Справочник / Л.М. Гольденберг, Б.Д. Матюшкин, М.Н. Поляк М.: Радио и связь, 1985. -312 с.

23. Угрюмов Е.П. Цифровая схемотехника. СПб.: БХВ — Санкт-Петербург, 2000

24. Coonen, J. 1984. Contributions to a Proposed Standard for Binary Floating-Point Arithmetic.Ph. D. thesis, University of California at Berkeley, USA.

25. IEEE. 1985. ANSI/IEEE Std 754-1985, Standard for Binary FloatingPoint Arithmetic.Reprinted in ACM SIGPLAN Notices 22(2):9-25, 1987.

26. IEEE. 1987. ANSI/IEEE Std 854-1987, Standard for Radix-independent Floating-Point Arithmetic.

27. Paxson, V. and Kahan, W. 1991. A program for testing IEEE decimal-binary conversion. Technical report, University of California at Berkeley, USA.

28. Verdonk, В., Cuyt, A., and Verschaeren, D. 1999. A precision and range independent tool for testing floating-point arithmetic I: basic operations, square root and remainder. ACM Transactions on Mathematical Software. Submitted.

29. Steven W. «The Scientist and Engineer's Guide to Digital Signal Processing» California Technical Publishing, 2-nd edition, 1999.

30. Дьячков Ю.В. Автоматизированное создание тестовых векторов при верификации программируемых логических интегральных схем / Ю.В. Дьячков, С.Ю. Белецкая // Вестник Воронеж, гос. техн. ун-та. 2009. - Т.2 -№11 - С. 66-67.

31. Дьячков Ю.В. Синтез устройств на базе плис Xilinx / Дьячков Ю.В., Башкиров А.В., Белецкая С.Ю. // Сист. проблемы надёжности, качества, информационно-телекоммуникационных и электронных технологий в управлении инновационными проектами 2009, с. 95-99.

32. Браммер Ю. А., Пащук И. Н. «Импульсные и цифровые устройства» 6-е изд., М., «Высшая школа», 1999 rt5

33. Журнал «Chip News» №3 1996 г.

34. Гольд Б., Рейдер Ч. Цифровая обработка сигналов. -М.: Сов. радио, 1973.-367 с.

35. Гриффите. Простой адаптивный алгоритм для обработки сигналов антенных решеток в реальном времени // ТИИЭР. -1969. -Т. 57, №10. С. 6

36. Применение цифровой обработки сигналов; Пер. с англ. / Под ред. А. Оппенгейма. -М.: Мир, 1980. 552 с.

37. Рабинер Jl. Р., Гоулд Б. Теория и практика цифровой обработки сигналов. -М.: Мир, 1978. 848 с.

38. Рабинер Л. Р., Шафер Р. В. Цифровая обработка речевых сигналов. -М.: Радио и связь, 1981. 495 с.

39. Crochiere, R. Е., and L. R. Rabiner. Multi-Rate Signal Processing. Englewood Cliffs, NJ: Prentice Hall, 1983.

40. Hayes, M. H. Statistical Digital Signal Processing and Modeling. New York: John Wiley & Sons, 1996.

41. IEEE. Programs for Digital Signal Processing. IEEE Press. New York: John Wiley & Sons, 1979.

42. Jackson, L. B. Digital Filters and Signal Processing. Third Ed. Boston: Kluwer Academic Publishers, 1989.

43. Баскаков С. И. Радиотехнические цепи и сигналы: Учеб. для вузов по спец. "Радиотехника". М.: Высш. шк., 2000.

44. Введение в цифровую фильтрацию / Под ред. Р. Богнера и А. Константинидиса. М.: Мир, 1976.

45. Голд Б., Рэйдер Ч. Цифровая обработка сигналов / Пер. с англ., под ред. А. М. Трахтмана. М., "Сов. радио", 1973, 368 с.

46. Гоноровский И. С., Демин М. П. Радиотехнические цепи и сигналы: Учеб. пособие для вузов. М.: Радио и связь, 1994.

47. Дьячков Ю.В. Иерархия моделей БИС на этапе функционально-логического проектирования / Ю.В. Дьячков, А.В. Башкиров, М.А. Ромащенко// Современные проблемы радиоэлектроники: сб. науч. тр. -Красноярск: СФУ, 2008, с. 123-125.

48. Дьячков Ю.В. Проектирование структуры 32-разрядного сумматора / Дьячков Ю.В.// Современные проблемы радиоэлектроники: сб. науч. тр. Красноярск: СФУ, 2008, с. 54-58.

49. Иванов М.Т., Сергиенко А. Б., Ушаков В. И. Теоретические основы радиотехники. Учебное пособие / под ред. В. Н. Ушакова М.: Высш. шк., 2002.

50. Каппелини В., Константинидис А. Дк., Эмилиани П. Цифровые фильтры и их применение. М.: Энергоатомиздат, 1983.

51. Карташев В. Г. Основы теории дискретных сигналов и цифровых фильтров. М.: Высш. шк., 1982.

52. Куприянов М. С., Матюшкин Б. Д. Цифровая обработка сигналов: процессоры, алгоритмы, средства проектирования. - СПб.: Политехника, 1999.

53. Норенков И.П., Маничев В.Б. Системы автоматизированного проектирования электронной и вычислительной аппаратуры. М.: Высш. шк., 1983.272 с.

54. Баталов Б.В., Русаков С.Г., Савин В.В. Пакет прикладных программ автоматизации схемотехнического проектирования для персональных компьютеров // Микропроцессорные средства и системы. 1988, № 4, с. 63-66.

55. Диалоговые системы схемотехнического проектирования / В.И. Анисимов, Г.Д. Дмитревич, К.Б. Скобельцын и др. Под. Ред. В.И. Анисимова. М.: Радио и связь, 1988. 288 с.

56. Ильин В.Н., Коган B.JI. Разработка и применение программ автоматизации схемотехнического проектирования. М.: Радио и связь, 1984. 368 с.

57. Кренкель Т.Е., Коган А.Г., Тараторин A.M. Персональные ЭВМ в инженерной практике. М.: Радио и связь, 1989. 337 с.

58. Автоматизация проектирования: сб. науч. тр. / Под ред. В.А. Трапезникова. М.: 1986, вып. 1, 275 с.

59. Системы автоматизированного проектирования в радиоэлектронике: Справочник / Е.В. Авдеев, А.Т. Еремин, И.П. Норенков, М.И. Песков; Под ред. И.П. Норенкова. М.: Радио и связь, 1986. 386 с.

60. Karam, L. J., and J. Н. McClellan. "Complex Chebyshev Approximation for FIR Filter Design." IEEE Trans, on Circuits and Systems II. March 1995.

61. Kay, S. M. Modern Spectral Estimation. Englewood Cliffs, NJ: Prentice Hall, 1988.

62. Marple, S. L. Digital Spectral Analysis. Englewood Cliffs, NJ: Prentice Hall, 1987 (имеется русский перевод см. 27.).

63. Oppenheim, А. V., and R. W. Schafer. Discrete-Time Signal Processing. Englewood Cliffs, NJ: Prentice Hall, 1989

64. Orfanidis, S. J. Introduction to Signal Processing. Upper Saddle River, NJ: Prentice Hall, 1996.

65. Parks, T. W., and C. S. Burrus. Digital Filter Design. New York: John Wiley & Sons, 1987.

66. Pratt, W. K. Digital Image Processing. New York: John Wiley & Sons,1991.

67. Percival, D. В., and A. T. Walden. Spectral Analysis for Physical Applications: Multitaper and Conventional Univariate Techniques. Cambridge: Cambridge University Press, 1993.

68. Proakis, J. G., and D. G. Manolakis. Digital Signal Processing: Principles, Algorithms, and Applications. Englewood Cliffs, NJ: Prentice Hall, 1996.

69. Rabiner, L. R., and B. Gold. Theory and Application of Digital Signal Processing. Englewood Cliffs, NJ: Prentice Hall, 1975 (имеется русский перевод- см. 30.).

70. Марпл-мл. С. JI. Цифровой спектральный анализ и его приложения / Пер. с англ. М.: Мир, 1990.

71. Оппенгейм А. В., Шафер Р. В. Цифровая обработка сигналов: Пер. с англ. / Под ред. С. Я. Шаца. М.: Связь, 1979.

72. Прокис Дж. Цифровая связь. Пер. с англ. / Под ред. Д. Д. Кловского.- М.: Радио и связь, 2000.

73. Рабинер JI, Гоулд Б. Теория и применение цифровой обработки сигналов / Пер. с англ.; Под ред. Ю. И. Александрова. М.: Мир, 1978.

74. Сергиенко А. Б. Цифровая обработка сигналов. СПб.: Питер, 2002.

75. Сиберт У. М. Цепи, сигналы, системы: В 2-х ч. / Пер. с англ. М.: Мир, 1988.

76. Дьячков Ю.В. Алгоритмизация функционального тестирования СБИС и систем на кристалле / Ю.В Дьячков., Н.В. Астахов // Современныепроблемы радиоэлектроники: — Красноярск: Сибирский федеральный ун-т; Политехнический ин-т, 2007., с. 211-215.

77. Скляр Б. Цифровая связь. Теоретические основы и практическое применение: Пер. с англ. М.: Издательский дом "Вильяме", 2003. - 1104 с.

78. Феер К. Беспроводная цифровая связь. Методы модуляции и расширения спектра. Пер. с англ. М.: Радио и связь, 2000.

79. Френке JI. Теория сигналов. / Пер. с англ., под ред. Д. Е. Вакмана. -М.: Сов. радио, 1974.

80. Хемминг Р. В. Цифровые фильтры: Пер. с англ. / Под ред. А. М. Трахтмана. М.: Сов. радио, 1980.

81. Рудаков П.И, Сафонов В.И. Обработка сигналов и изображений Matlab 5.x. Диалог-МИФИ. 2000.

82. Дьячков Ю.В. Анализ объекта проведения отбраковочных испытаний / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов // Современные проблемы радиоэлектроники: сб. науч. тр. Красноярск: ИПЦ, 2005. С. 325327.

83. Дьячков Ю.В. Проблема повышения эффективности пассивной радиолокации. / Ю.В. Дьячков, А.В. Муратов // Современные проблемы радиоэлектроники: Сб. научн. тр. Красноярск :ИПЦ, 2005., с 42-44

84. Selesnick, I. W., and С. S. Burrus. "Generalized Digital Butterworth Filter Design." Proceedings of the IEEE Int. Conf. Acoust., Speech, Signal Processing. Vol. 3 (May 1996).

85. Selesnick, I. W., M. Lang, and C. S. Burrus. "Constrained Least Square Design of FIR Filters without Specified Transition Bands." Proceedings of the

86. EE Int. Conf. Acoust., Speech, Signal Processing. Vol. 2 (May 1995). Pgs. 1260-1263.

87. Stoica, P., and R. Moses. Introduction to Spectral Analysis. Upper Saddle River, NJ: Prentice Hall, 1997.

88. Welch, P. D. "The Use of Fast Fourier Transform for the Estimation of Power Spectra: A Method Based on Time Averaging Over Short, Modified Periodograms." IEEE Trans. Audio Electroacoust. Vol. AU-15 (June 1967). Pgs. 70-73.

89. Потемкин В.Г. Инструментальные средства Matlab 5.x. Диалог-МИФИ. 2000.

90. Потемкин В.Г. Система инженерных и научных расчетов MATLAB 5.x (в 2-х томах). Диалог МИФИ. 1999.

91. Баскаков С.И. Радиотехнические цепи и сигналы. М.: Высшая школа, 1988.

92. Гоноровский И.С. Радиотехнические цепи и сигналы. М.: Радио и связь, 1986.

93. Гольденберг JI.M., Матюшкин Б.Д., Поляк М.Н. Цифровая обработка сигналов. Справочник М.: Радио и связь, 1985.

94. Цифровые фильтры в электросвязи и радиотехнике / Под ред. JI.M. Гольденберга. М.: Радио и связь, 1982.

95. Рабинер П., Гоулд Б. Теория и применение цифровой обработки сигналов. М.:Мир, 1978.

96. Марпл C.JI. Цифровой спектральный анализ. М.:Мир, 1990.

97. Стешенко В.Б. ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов. М.: Додэка, 2000.

98. Стешенко В.Б. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Chip News, №8-10,1999, №1,3-5, 2000.

99. Стешенко В.Б. Школа схемотехнического проектирования устройств обработки сигналов. Компоненты и технологии, № 3-8, 2000, №1— 3,2001.

100. HDL Chip Design. Smith, Douglas J. Madison, AL: Doone Publications, 1996.

101. IEEE Standard VHDL Language Reference Manual. New York: Institute of Electrical and Electronics Engineers, Inc., 1994.

102. Дьячков Ю.В. Методика измерения спектральных параметров быстродействующих цифро-аналоговых преобразователей / Ю.В. Дьячков, М.С. Гладких // Современные проблемы радиоэлектроники: сб. науч. тр. -М.: «Радио и связь», 2006, с. 311-313.

103. Астахов Н.В. Входной и выходной буфер для блока быстрого преобразования Фурье на 256К точек / Н.В. Астахов, А.В. Башкиров // Современные проблемы радиоэлектроники: сб. науч. тр. М.: Радио и связь, 2006. С. 425-426

104. Дьячков Ю.В. Модели использования функциональных виртуальных прототипов / Ю.В. Дьячков В.Г. Небогин // Современные проблемы радиоэлектроники: сб. науч. тр. — М.: «Радио и связь», 2006, с. 320 -322.

105. Дьячков Ю.В. Новый подход к функциональной верификации / Ю.В Дьячков, И.А, Суворин // Современные проблемы радиоэлектроники: сб. науч. тр. М.: «Радио и связь», 2006, с. 324 - 327.

106. Дьячков Ю.В. Ключ к повышению эффективности пассивной радиолокации быстрое преобразование Фурье / А.В. Башкиров, А.В. Муратов // Современные проблемы радиоэлектроники: сб. науч. тр. / - М.: «Радио и связь», 2006, с. 432 - 434.