автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.18, диссертация на тему:Математические модели, алгоритмы работы и структура матричного коммутатора с программируемой логикой

На правах рукописи

ОСОВСКИЙ АЛЕКСЕЙ ВИКТОРОВИЧ

МАТЕМАТИЧЕСКИЕ МОДЕЛИ, АЛГОРИТМЫ РАБОТЫ И СТРУКТУРА МАТРИЧНОГО КОММУТАТОРА С ПРОГРАММИРУЕМОЙ ЛОГИКОЙ

Специальность:

05.13.18. Математическое моделирование, численные методы и комплексы

программ

диссертации на соискание ученой степени кандидата технических

наук

АВТОРЕФЕРАТ

Астрахань 2005

Работа выполнена в Астраханском государственном техническом университете и Астраханском государственном университете.

Научный руководитель:

кандидат технических наук, доцент Жила Владимир Васильевич (г.Астрахань)

Официальные оппоненты:

доктор технических наук, профессор Никонов Александр Иванович (г. Самара) доктор технических наук, профессор Ураксеев Марат Абдулович (г. Уфа)

Ведущая организация:

Межведомственный Суперкомпьютерный Центр Российской академии наук (г. Москва)

Защита состоится 24 июня 2005г. в 14 - 00 часов на заседании диссертационного совета ДМ212.009.03 при Астраханском государственном университете по адресу: 414056 г. Астрахань, Татищева, д.20а.

Отзывы на автореферат в двух экземплярах, заверенные гербовой печатью, просим направлять ученому секретарю диссертационного совета по адресу: 414056 г. Астрахань, Татищева, д.20а, АГУ, диссертационный совет.

С диссертацией можно ознакомиться в библиотеке Астраханского государственного университета

Автореферат разослан « 23 » мая 2005 г.

Ученый секретарь диссертационного

совета ДМ212.009.03,

доктор технических наук, профессор

И.Ю. Петрова

lOQ^H 53U

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. Несмотря на жесткую конкуренцию и большие капиталовложения, непрекращающийся научный, конструкторский и технологический прорыв в области микроэлектронных компонентов, продолжает динамично развивать рынок матричных интегральных схем. К таким схемам можно отнести два основных типа: матричные коммутационные схемы (ведущий производитель Zarlink Semiconductor) и программируемые логические интегральные схемы (ПЛИС), основанные на развитии концепции программируемых матриц логики.

Матричные коммутационные схемы [авторы (А.В. Каляев), (М.В. Буйневич, В.Е. Кадулин, В.И. Куватов), (Н.И. Витиска и Н.И. Макогон), (А.В.Ерохин, Б.Г.Фрадкин, И.И. Левин, О.А.Рыжих) и др.] находят широкое применение в много-процесорных вычислительных системах, в коммутационных средствах параллельного обмена информацией в измерительных системах, где необходима коммутация массивов данных.

Рис. 1 Динамика развития рынка матричных интегральных схем (в млрд. долларов) по оценкам World Semiconductor Trade

ПЛИС, рассмотренные многими исследователями (А.Н. Алыпевский, А. П.Антонов, Р. И. Грушвицкий, В. Г. Домрачев, П.П. Мальцев, Д.А. Кнышев, М.О. Кузелин, В. В. Соловьев, В.Б. Стешенко Е.П. Угрюмов и др. ), также находят широкое применение в цифровых системах обработки информации для получения нестандартного набора схем, реализующих требуемые булевы функции.

Несмотря на то, что оба типа матричных схем предназначены для выполнения разных функциональных задач, они имеют сходную структуру - матричный способ соединения элементов ячеек, и возможность репрограммирования ячеек матрицы.

В многопроцессорных системах нередко возникает задача многократного выполнения разнообразных логических операций над массивами данных с их дальнейшей коммутацией. Известные в настоящее время коммутационные схемы, способны

2*«2 20*1 2М4 И01 2МС [■Мч.ри'тКыс КС ЙИЛИс!

производить лишь коммутацию потоков, без параш

[еских

операций над ними, поэтому логические преобразования над массивами данных выполняются в различных арифметико-логических устройствах (АЛУ). Это ведет к росту количества корпусов интегральных схем (ИС), и как следствие к усложнению монтажа, снижению надежности системы и ее быстродействия.

В цифровых системах обработки данных все более актуальной становится задача динамического реконфигурирования системы, когда в процессе работы системе необходима высокоскоростная реконфигурация наборов реализуемых схем программируемой логики. Поэтому требуется дальнейшее снижение времени динамического реконфигурирования существующих ПЛИС (ведущие производители Xilinx, Altera, Actel, Lattice).

Современное развитие микроэлектроники это не только совершенствование технологий производства интегральных схем, но и развитие их математического описания и моделирования. Поэтому необходимо дальнейшее совершенствование известных, и разработка новых математических моделей, описывающих логическую структуру матричных коммутационных схем и программируемых матриц логики. Поэтому тема диссертации является актуальной.

Объект и предмет исследования

Объектом исследования диссертационной работы является матричный коммутатор с параллельной настройкой каналов связи, а также ПЛИС, основанные на концепции программируемых матриц логики (ПМЛ).

Предметом исследования являются:

• математические и информационно-логические модели, позволяющие осуществлять параллельно основные логические операции над п потоками и их коммутацию;

• алгоритмы параллельного выполнения логических операций при коммутации потоков;

• алгоритмы высокоскоростного динамического реконфигурирования программируемой матричной логики.

• логическая структура матричного коммутатора с программируемой логикой.

Целью работы является разработка математических и информационно-логических моделей, алгоритмов работы и разработка на их основе структуры матричного коммутатора с программируемой лог икой (МКПЛ).

Методы исследований. Исследования, проводимые в работе, базируются на методах математического и имитационного моделирования, теории булевых функций и теории телетрафика.

Научная новизна работы. В диссертации разработаны и вынесены на защиту следующие основные положения:

• математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее

дополнительно введены системы выходных переключательных функций узлов выделения команды, переключателей вертикальных шин и местного устройства управления;

• информационно-логическая модель, описывающая процессы настройки матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены функции программирования МКПЛ на выполнение логических операций;

• информационно-логическая модель, описывающая работу МКПЛ в различных режимах, отличающаяся от известной тем, что в нее дополнительно введены функции параллельного выполнения логических операций над коммутируемыми потоками;

• алгоритмы параллельного выполнения логических операций над коммутируемыми потоками с использованием одной и двух внутренних (промежуточных) шин коммутатора, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств внутренних шин, с целью исполнения простейших логических операций;

• алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций;

Практическая ценность работы.

Разработанные в диссертации алгоритмы, математические, информационно-логические модели, и полученная на их основе структура матричного коммутатора с программируемой логикой ориентированы на аппаратную реализацию в виде специализированной интегральной схемы:

• матричного коммутатора;

• ПМЛ с высокоскоростной динамической реконфигурацией, реализующей схемы комбинационной логики.

Использование разработанных алгоритмов и логической структуры в качестве интегральной схемы матричного коммутатора в системах обработки данных, в многопроцессорных вычислительных системах, в цифровых информационно-измерительных системах позволит уменьшить в этих системах в 2-5 раз число корпусов АЛУ. При использовании в качестве интегральной схемы ПМЛ, разработанные алгоритмы позволяют уменьшить время реконфигурирования ИС в 2-3 раза.

На структуру матричного коммутатора с программируемой логикой получено решение о выдаче патента РФ на изобретение:

• Патент 2251792 Российская Федерация, МПК' Н 03 К 17/04. Матричный коммутатор с программируемой логикой; заявитель и патентообладатель Астраханский государственный технический университет. - №2003113569/09 (014402); заявл. 08.05.2003; опубл. 10.05.05 г. Бюл. № 13.

Получено свидетельство об официальной регистрации программ для ЭВМ в Федеральном институте промышленной собственности РФ «Имитационные модели матричных коммутаторов»; правообладатель Астраханский государственнй университет. № 2005611003, дата регистрации 25.04.2005г.

Работа выполнена в соответствии:

• с госбюджетной научно-исследовательской работой Астраханского государственного технического университета № ГР 0120.0 406700 «Анализ и синтез элементов и устройств телекоммуникационных, информационно-измерительных систем и систем управления»;

• госбюджетной научно-исследовательской работой Астраханского государственного университета «Интеллектуальные системы автоматизированного проектирования и управления»;

Предложенные модели, алгоритмы и структура матричного коммутатора приняты к внедрению в ЗАО «Астраханьспецавтоматика».

Апробация работы. Основные результаты работы докладывались и обсуждались на V Всероссийской научной конференции с международным участием молодых ученых и аспирантов «Новые информационные технологии» (Таганрог, 2002г); на конференции по связи и управлению In the IEEE-Siberian Conference on Control and Communications (SIBCON-2003). (Томск, 2003г.); на научно-технических конференциях профессорско-преподавательского состава Астраханского государственного технического университета и Астраханского государственного университета (Астрахань, 2002, 2003, 2004, 2005г.); на Международной научно-практической конференции «Качество науки - качество жизни» (Тамбов, 2005г).

Публикации. По теме диссертации опубликовано 9 печатных работ.

Структура и объем работы. Диссертация содержит введение, 4 главы, заключение, список литературы, приложение. Основное содержание работы изложено на 180 страницах, включая приложение, список литературы из 120 наименований, 20 таблиц и 50 рисунков.

СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы диссертационной работы, сформулированы цели и задачи исследования, показана научная новизна и практическая значимость результатов, указаны основные положения, выносимые на защиту, проводится краткий обзор структуры работы. Особая благодарность дои ору технических наук, профессору Петровой Ирине Юрьевне за ценные замечания по диссертации.

В первой главе выполнен обзор известных, репрограммируемых матриц логики Рассмотрены известные подходы к синтезу схем программируемых логических матриц (ПЛМ) и программируемых матриц логики (ПМЛ).

Особое внимание было уделено внутренней архитектуре схем программируемых логических матриц, которое вытекает из известного положения, согласно которому любая функция комбинаторной логики может быть сведена к сумме произведений. Таким образом, программируемая логическая матрица реализует дизъюнктивную нормальную форму (ДНФ) воспроизводимых функций. ПЛМ способна реализовать систему т логических функций от п аргументов, содержащую не более к термов. Воспроизводимые функции являются комбинациями из любого числа термов, формируемых матрицей И. Программированием ПЛМ определяется, какие именно термы будут выработаны, согласно формулам (1) и какие комбинации этих термов составят выходные функции (2).

~ 'x¡'x2 х2....."Х*

(1)

-Xi-rj'Xj-Xj.....

Таким образом, пользователем задается набор входных переменных х, в терме произведения и количество слагаемых (термов произведений) в выходной функции. Недостатком программируемых логических матриц является неполное использование их логической мощности при воспроизведении типичных систем переключательных функций, не имеющих больших пересечений друг с другом по одинаковым термам. В таких случаях возможность использования выходов любых конъюнкторов любыми дизъюнкторами становится излишним усложнением. Отказ от этой возможности означает отказ от программирования матрицы ИЛИ и приводит к структуре программируемой матричной логике - ПМЛ (PAL).

В сравнении с ПЛМ, программируемые матрицы логики имеют меньшую функциональную гибкость, т. к. в них матрица ИЛИ фиксирована, но их изготовление и использование проще. Преимущества программируемых матриц логики особенно проявляются при проектировании несложных устройств.

В ПМЛ выходы первой матрицы элементов И жестко распределены между элементами ИЛИ. В общем случае программируемая матрица логики имеет п входов,

т выходов и к = т - / элементов И, поскольку каждый из т элементов ИЛИ соединен с j конъюнкторами.

Программирование ПМЛ сводится к определению необходимых термов, согласно формулам (1) и определению комбинаций этих термов в пределах каждой выходной функции (3).

^ = Т1уТг..\/Т]

(3)

где ] - количество конъюнкторов, соединенных с одним элементом ИЛИ; ш -количество элементов ИЛИ; к - количество конъюнкторов.

Также в главе проведен патентный анализ существующих схем матричных коммутаторов. По результатам анализа (более 30 патентов) за десять лет по четырем ведущим странам мира (СССР-Россия, США, Япония, Евросоюз) сделан вывод о том, что:

1. Не известны алгоритмы параллельного выполнения логических операций при коммутации массивов данных.

2. Известный алгоритм работы и логическая структура матричного коммутатора с параллельной настройкой каналов (а. с. №1441471, СССР) могут служить основой для решения задач диссертационного исследования.

Во второй главе разработаны математические модели и алгоритмы работы

МКПЛ.

Разработанные математические и информационно-логические модели матричного коммутатора с программируемой логикой, базируются на теории булевых функций.

Введем следующие обозначения:

В - логические функции с информационных выходов МКПЛ; V - логические функции с выходов местного устройства управления; О - логические функции с выходов последовательностных регулярных узлов; Р - логические функции с выходов комбинационных схем; g - входные логические переменные, соответствующие внешним сигналам управления МКПЛ; Ь - входные ло( ические переменные, соответствующие информационным сигналам МКПЛ;

Нижний индекс - обозначает номер элемента или его входа (выхода), моменты времени переключения I для последовательностных узлов, а также количество узлов п (ш).

Известна математическая модель (4)...(9), описывающая логическую структуру матричного коммутатора с параллельной настройкой

<Р15 =*9 (4)

Цб =Аю *\гК (5) =г12 V»_____(6>

= VP15 v(g„(0 ve2g(0 (7)

i*10 =s12 <9>

где, Pis - выходные переключательные функции, описывающие структуру каждого из п узлов вертикальной настройки; Р^ - выходные переключательные функции, описывающие структуру каждого из m узлов горизонтальной настройки; Рп -выходные переключательные функции, описывающие структуру каждого из п приемных узлов; Q28 - выходные переключательные функции, описывающие структуру каждого из п х m элементов памяти; Р19 - выходные переключательные функции, описывающие структуру каждого из n х m узлов ключей; Вю - выходные переключательные функции, описывающие логическую структуру каждого из m выходных узлов.

В диссертации модель (4)...(9) была дополнена-.

• системой выходных переключательных функций (10), описывающей логическую структуру местного устройства управления;

• системой выходных переключательных функций, описывающей логическую структуру каждого из n узлов выделения команды (11).

• Уравнение (6) дополнено выходными переключательными функциями (12), описывающими логическую структуру каждого из n переключателей вертикальных шин.

Кроме того:

• выходные переключательные функции (4) и (5) записаны через полученную систему функций (10);

• выходные переключательные функции (7) преобразованы по правилам де Моргана [см. формулу (15)];

• в выходные переключательные функции (8) внесены изменения [см. формулу (16)];

• в выходные переключательные функции (9) внесены изменения [см. формулу (17)]

В результате получена математическая модель (10)...(17), описывающая логическую структуру матричного коммутатора с программируемой логикой:

47

г14 б69

'69

*48 =«14 б67 бб9 ^49 = г14 е37 С67 ^50 = 814 ®67 б69

Из^Г^г <** С21 в^К

^15 =*9 «14 в37 бб7 <?69>я

Иб^Ю »14 б37 ^ ббЭ^ =[(Р15

28

28

(И)

(12)

(13)

(14)

(15)

(16) (17)

Известна информационно-логическая модель, описывающая процессы настройки матричного коммутатора с параллельной настройкой (18), (19):

(18)

где, Ц/х - функции, описывающие процесс установления матричного коммутатора в состояние готовности к работе; у/ г - функции, описывающие процесс настройки каналов связи матричном коммутаторе;

В диссертации информационно-логическая модель (18), (19) была дополнена.

) - функциями инкрементирования (местное устройство управления), представленная соотношением (23); у/ з - функциями, описывающими процесс программирования МКГТЛ на выполнение логических операций.

В результате получена информационно-логическая модель (20)..(22), описывающая процессы настройки матричного коммутатора с программируемой логикой:

«*13>-«?37 >'К*14 >'<Р15>„ '<Р16 ^27 ^28(21) ((г14 «^47 >'<«21 >« Ш22 К }'(в31 >т ^

где, у/1 - функции, описывающие процесс установления МКПЛ в состояние готовности к работе; \(/ г - функции, описывающие процесс настройки каналов связи в МКПЛ; - функции, описывающие процесс программирования МКПЛ на выполнение логических операций.

еб?(Ш) =(ёб7С) Ч/?38 >-<С67(0 ¿38 ^67(0 >

~вбт ргг "Рзг) Ът)

сб9(/+1) ч/ев7(о) 5«7© I (23)

е70«+1) =еб9(*) ^670) ^69(0 Ч/С67(г) } 269(0 С71(:+1) =/38 б67 С69

Известна информационно-логическая модель, описывающая работу матричного коммутатора с параллельной настройкой (24):

(24)

где, $ 1 - функции, описывающие процессы передачи информации по образованным каналам связи.

В диссертации информационно-логическая модель (24) была дополнена: (9 2 - функциями, описывающими процессы выполнения логических операций над коммутируемыми потоками.

В результате получена информационно-логическая модель, описывающая работу матричного коммутатора с программируемой логикой в различных режимах:

((*12 >^17 ''18 >* : (?19 '^20 >. * ;(г10 >„ »

(26)

Таким образом, разработанная математическая модель, представленная выходными переключательными функциями (10)...(17), и информационно-логические модели (20). ..(23); (25), (26) позволяют выполнять параллельно основные логические операции над п потоками и их коммутацию.

На основании полученных математических и информационно-логических моделей предложены алгоритмы: на рис 2 представлен алгоритм программирования МКПЛ на выполнение логических операций, на рис. 3 представлен фрагмент алгоритма выполнения логических операций над коммутируемыми потоками Х,У с использованием двух промежуточных шин.

Для обеспечения функций программирования МКПЛ на выполнение логических операций, разработаны процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций (рис.2).

Алгоритмы параллельного выполнения логических операций над коммутируемыми потоками отличаются от известного алгоритма функционирования матричного коммутатора с параллельным поиском каналов тем что, для выполнения логических операций в них дополнительно введены:

• процедуры поразрядной конъюнкции с использованием свойств промежуточных шин, с целью исполнения простейших логических операций.

Разработанные алгоритмы позволяют использовать МКПЛ:

• как коммутатор, что ведет к уменьшению в системе числа корпусов ИС АЛУ, за счет интеграции их функций в матричный коммутатор;

• как ПМЛ с высокоскоростной динамической реконфигурацией, что ведет к снижению времени ее настройки.

В третьей главе на основе полученной математической модели, представленной выходными переключательными функциями (10)...(17), разработана логическая структура и функциональные схемы матричного коммутатора с программируемой логикой.

Матричный коммутатор с программируемой логикой (см. рис.4) состоит из узлов выделения команд 1.1, 1.2, ..., 1.п, переключателей вертикальных шин 2.1, 2.2, ..., 2.п, узлов вертикальной настройки 3.1, 3.2, ..., З.п, коммутирующих узлов, состоящих из элементов памяти 4.1.1, 4.1.2, ..., 4.1.П, 4.2.1, 4.2.2, ..., 4.2.П, ..., 4.Ш.1,

4.Ш.2, ..., 4.ш.п и узлов ключей 5.1.1, 5.1.2,..., 5.1.п, 5.2.1, 5.2.2, ..., 5.2.П, ..., 5.ш.1,

5.Ш.2, ..., 5.ш.п, выходных узлов 6.1, 6.2, ..., 6т, узлов горизонтальной настройки

Рис. 2 Алгоритм программирования МКПЛ на выполнение логических операиий

7.1, 7.2, ..., 7.т и местного устройства управления 8. Кроме того, матричный коммутатор содержит п входов 9.1, 9.2 ..., 9.п и т выходов в виде двунаправленной шины 10.1, 10.2, ..., Ю.т, вход начальной установки 11, вход передачи информации 12, вход разрешения настройки 13, синхровход 14, п шин вертикальной настройки

Рис.3 Фрагмент алгоритма выполнения логических операций над коммутируемыми потоками X, Г с использованием двух промежуточных шин

15.1, 15.2, ..., 15.п, т шин горизонтальной настройки 16.1, 16.2 ..., 16.ш, 2п вертикальных шин 17.1, 17.2., ..., 17.П, 18.1, 18.2., ..., 18.п, и 2т промежуточных шин 19.1, 19.2, ..., 19.т, 20.1, 20.2, ..., 20.т. Матричный коммутатор содержит 5 внутренних шин управления: 3 шины выделения команд 47, 48, 50, шину настройки 49 и шину управления передачей информации 51.

14 12 13 11

Рис.4 Логическая структура МКПЛ

МКПЛ отличается от известного матричного коммутатора с параллельной настройкой, тем, что в нем дополнительно установлены п узлов выделения команд, п переключателей вертикальных шин и местное устройство управления, кроме того, изменены выходные узлы и узлы ключей.

Коды логических операций, выполняемые на МКПЛ, представлены в табл. 1. В этой таблице предполагается, что информационный поток X поступает через вход 9л, а поток У - через вход 9.к. Возможные способы задания операций эквивалентности и «ИСКЛЮЧАЮЩЕЕ ИЛИ» указаны в табл.2.

Разработанное устройство позволяет выполнять параллельно логические операции над коммутируемыми потоками, что приводит к уменьшению в системе числа корпусов ИС АЛУ, за счет интеграции их функций в матричный коммутатор.

Таблица 1

Коды логических операций, выполняемых на МКПЛ

Коды иомнд

Вх, ВХк Вх, ВХк Вх, в*» Вх, ВХк Вх! ВХц Вх, Вхк Вх, Вх„ Вх,

1-Аргфяд 0>1) 0 0 1 0 0 1 1 1 0 0 1 0 0 1 1

2-й разряд <Р2) 0 0 0 0 О 0 0 О 0 О 0 0 0 0 0 0

3-й разряд а>и) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Логическое выражение X-У Х-У Х-У Х-Г

Х-Г Х-Г X ■ У X-У

Функция мвмкш 3«1р«г х Запрет г Сгушм Наф«* Штршх ЛТГК* ищи -—

Таблица 2

Коды команд для выполнения на МКПЛ логических операций «эквивалентности» и «исключающее ИЛИ»

Опера ция Вх, ВХк Вх, ВХк Вх, Вх* Вх, Вх„

^ 1-Й разряд 0 0 1 0 0 1 1 1

г I а 2-й разряд <Р2) 1 1 1 1 1 1 1 1

а 3 3-Й разряд (ОН) 0 0 1 1 1 1 0 0

Логическое выражение

Х-У^Х-У Х-Г\/Х-Г Х-У^Х-У Х-УыХ-У

| 1-й разряд ©О 0 0 1 0 0 1 1 1

1 § л У Р 2-й разряд <Р2) 1 1 1 1 1 1 1 1

1 3-й разряд ООН) 1 1 0 0 0 0 1 1

и К Логическое выражение Х-Г\уХ-Г Х-УмХ-У Х-УчХ-У X-У чX-У

Если вычислительная система оперирует п-разрядиыми данными, тогда количество интегральных схем АЛУ, необходимое для организации вычислительного процесса определяется:

(27)

г = — »

где, г - количество интегральных схем АЛУ; п - разрядность данных; б - разрядность одной интегральной схемы АЛУ.

При использовании матричного коммутатора с программируемой логикой общее количество ИС в вычислительной системе уменьшается в (г +1) раз за счет ис-

ключения АЛУ. Так, например, для организации вычислительного процесса с логическими преобразованиями и коммутацией 32-х разрядных данных необходимо как минимум одно 32-х разрядное АЛУ и матричный коммутатор, при 64-х разрядных данных необходимо уже два 32-х разрядных АЛУ. Таким образом, при использовании МКПЛ уменьшается число интегральных схем в 2-5 раз, что приводит к увеличению надежности системы, упрощению ее монтажа на печатной плате, и повышению ее быстродействия.

Кроме того, устройство позволяет выполнять функции рспрограммируемой логической матрицы с высокоскоростной динамической реконфигурацией, что приводит к снижению времени ее настройки. Время установки готовности к работе Т| можно определить как время срабатывания (параллельно) всех триггеров 28 в узлах 4.у.

Время настройки каналов связи определяется, как время задержки на каждом элементе:

2Т2 = <37 +*40 +'27 +г28 <28>

Фиксация каналов происходит так же как у матричного коммутатора с параллельной настройкой в среднем за 2 такта.

Время программирования на выполнение логических операций определяется, как время задержки на каждом элементе, и состоит из трех тактов (Т4 , Т5 ,Т6) выделения кода логической комацды:

тз = '41

Г4 = '42 +<21 +'41

Г5 = '43 +'22 +'41

Г6 = '44 +'31 +'41

+'40

(29)

Таким образом, общее время настойки МКПЛ определяется:

% +2Т2 (30) Общее время программирования МКПЛ:

гя =г3+т4+т5+г6 (31)

Т.к. время задержки варьируется в зависимости от технологии изготовления ИС, поэтому для сравнения будем использовать безразмерные величины - единицы времени. Примем время паузы между тактами за 10 единиц времени [е.в.], среднюю задержку на одном комбинационном элементе за 2 [е.в.], на последовательностном элементе за 4 [е.в.]. Согласно формулам (28), (30) время настройки МКПЛ равно 52 [е.в ], а время программирования МКПЛ, согласно формулам (29), (31) равно 68 [е.в.], т. е. общее время реконфигурирования равно 120 [е.в.]. У существующих схе-

мотехнических структур ПМЛ общее время реконфигурирования порядка 230-350 [е.в.] Таким образом, за счет новых алгоритмов снижено время реконфигурирования в 2-3 раза.

В четвертой главе проведены экспериментальные исследования, направленные на подтверждение теоретических результатов, полученных в предыдущих главах, с помощью системы моделирования "Electronics Workbench", (версий 5.12 и 6.2 «Multisim-2001»).

Рис.5 Синтез части схемы переключателя вертикальных шин по логической функции Р17в Multisim2001»

1. Проверена истинность перехода от математических моделей к функциональным блокам МКПЛ.

Для этого полученные переключательные функции введены в программу, по которым система "Electronics Workbench" автоматически синтезирует схему (рис.5). Сравнение схем, полученных в предыдущей главе и синтезированных с помощью программы, показало, что они идентичны.

2. Экспериментально проверена достоверность полученных математических, информационно-лотческих моделей и алгоритмов.

Для этого в "Electronics Workbench были собраны схемы МКПЛ, размерностью 2x2 и 2x4 коммутационных узла, к входам которых подключен генератор слов, выдающий по тактам заданную последовательность двоичных сигналов. К контрольным точкам МКПЛ был подключен логический анализатор, позволяющий получать временные диаграммы работы устройства в каждом такте. Проанализировав временные диаграммы, отображающие в виде двоичных сигналов входные переменные и выходные функции, приходим к выводу о корректности разработанных математических моделей и алгоритмов.

3. Создана имитационная модель процесса обслуживания МКПЛ в системе GPSS (для ОС Windows - GPSS World v.4.3.5) (Свид. регистрации программ для

ЭВМ №2005611003 от 25.04.2005г.). Проведено моделирование при условиях: поток заявок на реконфигурацию - Пуассоновский; длительность обслуживания - детерминированная; способ обслуживания заявок - с ожиданием в порядке очередности. В результате получены с доверительной вероятностью 95% зависимости среднего коэффициента загрузки устройства от среднего времени поступления заявок на реконфигурацию Пуассоновского потока (при постоянных длительностях обслуживания).

В заключении формулируются основные результаты, полученные в ходе выполнения диссертационной работы, и выделяются возможные направления дальнейших исследований.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ ДИССЕРТАЦИОННОЙ РАБОТЫ

1. Анализ известных алгоритмов функционирования матричных коммутаторов и программируемых схем логики, показал, что не известны алгоритмы параллельного выполнения логических операций при коммутации массивов данных.

2. Разработана впервые математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой, отличающаяся тем, что в нее дополнительно введены системы выходных переключательных функций, описывающих логическую структуру узлов выделения команды, переключателей вертикальных шин и местного устройства управления, которая позволяет выполнять параллельно основные логические операции над п потоками и их коммутацию;

3. Предложены новые информационно-логические модели, описывающие процессы настройки и работу МКПЛ в различных режимах, отличающиеся тем, что в них введены функции программирования и выполнения логических операций.

4. Предложены новые алгоритмы выполнения логических операций над коммутируемыми потоками, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств одной и двух внутренних шин коммутатора, которые позволяют уменьшить в системе в 2-5 раз число корпусов ИС АЛУ, за счет интеграции их функций в матричный коммутатор;

5. Предложен новый алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды, который позволяет использовать коммутатор в качестве ПМЛ с динамической реконфигурацией, что приводит к снижению времени ее реконфигурирования в 2-Зраза.

6. Разработана логическая структура и функциональные схемы матричного коммутатора с программируемой логикой, отличающиеся тем, что дополнительно установлены п узлов выделения команд, п переключателей вертикальных шин и местное устройство управления, а также изменены выходные узлы и узлы ключей.

7. Достоверность математических моделей и алгоритмов доказана путем имитационного моделирования.

ИИ 0 94 У

ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

1. Осовский A.B. Математические граммируемой логикой // Техника и техноло]

2. Осовский A.B. Актуальность ра ричных интегральных схем // Качество наук материалам международной научно-практи» Тамбов: БМА, 2005г, с.98-99.

3. Осовский A.B. Имитационное м<

программируемой логикой // Техника и техн

4. Осовский А.В. Алгоритмы npoqv ,

операций при коммутации потоков на матричном коммутаторе с программируемой логикой. // Техника и технология. - 2005. - №2 (8) . - С. 72 -73

5. Свидетельство 2005611003 об официальной регистрации программ для ЭВМ ФИПС РФ. Имитационные модели матричных коммутаторов / Лунев А.П., Петрова И.Ю., Кутузов Д.В., Осовский А.В.; правообладатель Астрахан. гос. ун-т, -№2005610717; заявл. 12.04.05г; зарегистр. 25.04.2005г.

6. Патент 2251792 Российская Федерация, МПК7 H 03 К 17/04. Матричный коммутатор с программируемой логикой / Жила В.В., Осовский А.В. Кутузов Д.В.; заявитель и патентообладатель Астрахан. гос. техн. ун-т. - №2003113569/09 (014402); заявл. 08.05.2003; опубл. 10.05.05 г. Бюл. № 13.

7. Осовский А.В., Кутузов Д.В. Современные области применения матричных коммутаторов // Наука: Поиск 2004 Выпуск 2-й, том 2 Сб. науч. статей; АГТУ -Астрахань, 2004г., с.145-147.

8. Кутузов Д.В., Осовский А.В. Особенности интервальной маршрутизации на матричных коммутационных структурах // Наука: Поиск 2004 Выпуск 2-й, Сб. науч. статей; АГТУ - Астрахань, 2004 г., 135-137.

9. D. Kutuzov, A. Osovsky, A Structure and Mathematical Model of the Matrix Address-Code Switching System // In the IEEE-Siberian Conference on Control and Communications (SIBCON-2003). Proceedings. Tomsk: The Tomsk IEEE Chapter & Student Branch. Russia, Tomsk, October 1-2,2003, pp. 56-59.

Ризография. Уч.-изд. л. 1,3. Усл. печ. л. 1,2 Формат 60x84. Заказ № 717. Тираж 100 экз. Подписано в печать 20.05.05

Издательский дом «Астраханский университет» 414056, г. Астрахань, ул. Татищева, 20 т. (8512) 54-01-87,54-01-89

Введение. гф 1. Обзор литературных источников.

1.1. Обзор программируемых логических схем.

1.2. Анализ схем матричных коммутаторов.

Выводы по первой главе.

2. Разработка математических моделей и алгоритмов работы матричного коммутатора с программируемой логикой.

2.1. Разработка математических моделей МКПЛ.

2.2. Разработка алгоритмов функционирования МКПЛ.

Выводы по второй главе.

3. Разработка логической структуры и синтез функциональных схем МКПЛ.

3.1. Разработка логической структуры.

3.2. Синтез функциональных схем МКПЛ.

3.3. Технический результат разработки МКПЛ.

3.4. Оценка степени интеграции МКПЛ.

Выводы по третьей главе.

4. Экспериментальные исследования.

4.1. Имитационное моделирование функциональных узлов МКПЛ по математическим моделям.

4.2. Имитационное моделирование логической структуры МКПЛ.

4.3. Имитационное моделирование процессов обслуживания в МКПЛ.

Выводы по четвертой главе.

Разработка и изучение любой системы сводится к созданию её модели. Перед изготовлением каждого устройства разрабатывается его модель. Распространению математических моделей различных объектов и процессов во многом способствовали достижения математики. Математические модели представляют собой формализованное представление системы с помощью абстрактного языка. Математические соотношения отражают процесс функционирования системы. Для составления математических моделей возможно использовать любые математические средства - алгебраическое, дифференциальное, интегральное исчисления, теорию множеств, теорию алгоритмов и т.д.

В результате разработки методологии имитационного моделирования на ЭВМ, моделирование поднялось на новый уровень. В настоящее время трудно найти область человеческой деятельности, где бы ни применялось моделирование. Динамика функционирования разных по физической природе систем с однотипными зависимостями позволяет моделировать их на ЭВМ. При анализе действующих систем с помощью моделирования определяются границы работоспособности системы, выполняется имитация экспериментальных условий, которые могут возникнуть в процессе функционирования системы. Искусственное создание таких условий на действительной системе затруднено и может привести к катастрофическим последствиям.

Выбор вида модели определяется особенностями изучаемой системы и целями моделирования. Математические модели подразделяются на аналитические, численные и имитационные.

Аналитической моделью является формализованное описание системы, которое позволяет получить решение уравнений в явном виде, используя известный математический аппарат. Численная модель характеризуется зависимостью такого вида, которая допускает только частные решения для конкретных начальных условий и количественных параметров моделей. Имитационная модель представляет собой совокупность описания системы и внешних воздействий, алгоритмов функционирования системы или правил изменения состояния системы под влиянием внешних и внутренних воздействий. Эти алгоритмы и правила не дают возможности использования имеющихся математических методов аналитического и численного решения, но позволяют имитировать процесс функционирования системы и производить вычисления интересующих характеристик. Имитационные модели могут быть созданы для гораздо более широкого класса объектов и процессов, чем аналитические и численные. Средствами формализованного описания имитационных моделей служат универсальные и специальные алгоритмические языки, поскольку для реализации имитационных моделей используются вычислительные системы.

Объектами моделирования, как правило, выступают технически сложные и дорогостоящие системы, в частотности объекты микроэлектроники. Математическое и имитационное моделирование таких устройств является несомненно важной задачей, поскольку без создания новых моделей невозможно дальнейшее развитие новой элементной базы. Моделирование позволяет на начальном этапе заложить необходимые характеристики и существенно повысить качество экспериментальных образцов.

В своем докладе по теме "Состояние и перспективы развития полупроводниковой электроники в России" лауреат Нобелевской премии Ж.И. Алферов [50] отметил: «.Электроника - самая динамичная отрасль экономики в мире и для большинства стран является стратегической отраслью. Один доллар, вложенный в электронику, дает 100 долларов в конечном продукте. Уровень рентабельности электронной промышленности — 40 процентов. Среднемировой срок окупаемости вложений в электронику - 2-3 года. Одно рабочее место в электронике дает четыре в других отраслях. Один килограмм изделий микроэлектроники по стоимости эквивалентен стоимости 110 тонн нефти». «.В микропроцессах стоимость одного мегагерца в 1970 году - 7 тысяч 600 долларов и 16 центов в 2000. Скорость передачи, стоимость посылки в гигабитах в секунду это 150 тысяч долларов в 1970 году и 12 центов нынче. Материалы для производства полупроводников - 20 миллиардов долларов, полупроводниковое производственное оборудование - 30 миллиардов, полупроводниковые компоненты - 205 миллиардов долларов. Электронное оборудование - более триллиона и отрасли промышленности, связанные с электроникой, -15 триллионов.»

Небывалое снижение цены производимой продукции в сочетании с увеличением её потребления и стало движущей силой развития всей полупроводниковой промышленности. Как красноречиво заметил один из основателей корпорации Intel, доктор Гордон Е. Мур (Gordon Moore): «Если бы автомобилестроение эволюционировало со скоростью полупроводниковой промышленности, то сегодня «Ролле Рой с» стоил бы 3 доллара, мог бы проехать полмиллиона миль на одном галлоне бензина, и было бы дешевле его выбросить, чем платить за парковку» [30].

Динамично развивается и мировой рынок матричных интегральных схем. К таким схемам можно отнести два основных типа: матричные коммутационные схемы (ведущий производитель Zarlink Semiconductor) и программируемые логические интегральные схемы (ПЛИС), основанные на развитии концепции программируемых матриц логики.

Активное развитие цифровых систем обработки информации приводит к возникновению острой потребности в специализированных интегральных схемах, что диктуется необходимостью снижать стоимость изготавливаемых узлов, не проигрывая при этом в функциональности и спектре решаемых задач.

Матричные коммутационные схемы находят широкое применение в цифровых системах сбора и обработки данных, в коммутационных средствах параллельного обмена информацией в измерительных системах, где необходима коммутация массивов данных.

Динамика развития рынка матричных интегральных схем по оценкам всемирной организации по учету сбыта полупроводников World Semiconductor Trade Statistics приведена на рис. I.

2002 2001 ЗОИ 2005 200Ü Матричные КС 9ПЛИ С

I.—

Рис.1 Динамика развития рынка матричных интегральных схем (в млрд. долларов) по оценкам World Semiconductor Trade Statistics

ПЛИС также находят широкое применение в цифровых системах обработки информации для получения нестандартного набора схем, реализующих требуемые булевы функции. Несмотря на то, что оба типа матричных схем предназначены для выполнения разных функциональных задач, они имеют сходную структуру - матричный способ соединения элементов ячеек, и возможность репрограммирования ячеек матрицы.

Задачи цифровой обработки сигналов имеют поточный характер обработки больших объемов данных в реальном режиме времени и требуют от технических средств высокой производительности и обеспечения возможности интенсивного обмена с внешними устройствами. Поэтому в цифровых системах обработки сигналов актуальна задача многократного выполнения разнообразных логических операций над массивами данных с их коммутацией между процессорами. Такая задача, например, на базе семейств микропроцессоров TMS320Cxx фирмы Texas Instruments решается тем, что процессоры связаны матричным коммутатором, а логические операции производятся в дополнительных логических блоках. Это ведет к увеличению количества корпусов интегральных схем (ИС), и как следствие к усложнению монтажа, снижению надежности системы и ее быстродействия.

В цифровых системах обработки данных все более актуальной становится задача динамического реконфигурирования системы, когда в процессе работы системе необходима автоматическая высокоскоростная реконфигурация наборов реализуемых схем программируемой логики. Поэтому требуется дальнейшее снижение времени динамического реконфигурирования существующих ПЛИС (ведущие производители Xilinx, Altera, Actel, Lattice).

Современное развитие микроэлектроники это не только совершенствование технологий производства интегральных схем, но и развитие их математического описания. Поэтому необходимо дальнейшее совершенствование известных, и разработка новых математических моделей, описывающих логическую структуру матричных коммутационных схем и программируемых матриц логики. Поэтому тема диссертации является актуальной.

Объектом исследования диссертационной работы является матричный коммутатор с параллельной настройкой каналов связи, а также ПЛИС, основанные на концепции программируемых матриц логики (ПМЛ).

Предметом исследования являются:

• математические и информационно-логические модели, позволяющие выполнять основные логические операции над п потоками и их коммутацию;

• алгоритмы параллельного выполнения логических операций при коммутации потоков;

• алгоритмы высокоскоростного динамического реконфигурирования программируемой матричной логики.

• логическая структура матричного коммутатора с программируемой логикой.

Целью работы является разработка математических и информационно-логических моделей, алгоритмов работы и разработка на их основе структуры матричного коммутатора с программируемой логикой.

Для достижения поставленной цели сформулированы следующие задачи:

1) анализ известных алгоритмов, математических моделей, схемотехнических решений матричных коммутационных схем и репрограммируемых матриц логики;

2) разработка математических моделей, описывающих логическую структуру матричного коммутатора с программируемой логикой (МКПЛ);

3) разработка информационно-логических моделей, описывающих процессы настройки и режимы работы матричного коммутатора с программируемой логикой;

4) разработка алгоритмов работы МКПЛ;

5) проведение экспериментальных исследований, с целью проверки полученных математических моделей, алгоритмов и логической структуры МКПЛ.

6) разработка имитационой модели МКПЛ как системы массового обслуживания.

7) разработка логической структуры МКПЛ, на основе полученных математических информационно-логических моделей;

Методы исследований. Исследования, проводимые в работе, базируются на методах математического и имитационного моделирования, теории булевых функций и теории телетрафика.

Научная новизна работы. В диссертации разработаны и вынесены на защиту следующие основные положения:

• математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены системы выходных переключательных функций, описывающие логическую структуру узлов выделения команды, переключателей вертикальных шин и местного устройства управления;

• информационно-логическая модель, описывающая процессы настройки матричного коммутатора с программируемой логикой, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процесс программирования МКПЛ на выполнение логических операций;

• информационно-логическая модель, описывающая работу МКПЛ в различных режимах, отличающаяся от известной тем, что в нее дополнительно введены функции, описывающие процессы параллельного выполнения логических операций над коммутируемыми потоками;

• алгоритмы параллельного выполнения логических операций над коммутируемыми потоками с использованием одной и двух внутренних шин коммутатора, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств промежуточных шин, с целью исполнения простейших логических операций; ч

• алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды с целью инверсии над входными переменными, распараллеливания входных переменных, и инверсии результатов операций;

Практическая ценность работы. Разработанные в диссертации математические, информационно-логические модели и алгоритмы, и полученная на их основе структура матричного коммутатора с программируемой логикой ориентированы на аппаратную реализацию в виде специализированной интегральной схемы:

• матричного коммутатора; ПМЛ с высокоскоростной динамической реконфигурацией, реализующей схемы комбинационной логики.

Использование разработанных алгоритмов и логической структуры в качестве интегральной схемы матричного коммутатора в системах цифровой обработки сигналов позволит уменьшить в этих системах в 2-5 раз число логических блоков. При использовании в качестве интегральной схемы ПМЛ, разработанные алгоритмы позволяют уменьшить время реконфигурирования ИС в 2-3 раза, что приводит к увеличению надежности системы, к упрощению ее монтажа на печатной плате, повышению быстродействия.

Создана имитационная модель матричного коммутатора с программируемой логикой в среде моделирования GPSS (General Purpose Simulation System) для ОС Windows - GPSS World v.4.3.5, которая зарегистрирована в Федеральном институте промышленной собственности РФ (свидетельство об официальной регистрации программ для ЭВМ ФИПС №2005611003 от 25 апреля 2005г; заявитель и патентообладатель Астраханский государственный университет).

На разработанную логическую структуру матричного коммутатора с программируемой логикой получено патент РФ на изобретение:

• Патент 2251792 Российская Федерация, МПК7 H 03 К 17/04. Матричный коммутатор с программируемой логикой; заявитель и патентообладатель Астраханский государственный технический университет. - №2003113569/09 (014402); заявл. 08.05.2003; опубл. 10.05.05 г. Бюл. № 13.

Работа выполнена в соответствии:

• с госбюджетной научно-исследовательской работой Астраханского государственного технического университета № ГР 0120.0 406700 «Анализ и синтез элементов и устройств телекоммуникационных, информационно-измерительных систем и систем управления»; с госбюджетной научно-исследовательской работой Астраханского государственного университета «Интеллектуальные системы автоматизированного проектирования и управления»;

Предложенные модели, алгоритмы и структура матричного коммутатора приняты к внедрению в ЗАО «Астраханьспецавтоматика».

Апробация работы. Основные результаты работы докладывались и обсуждались на V Всероссийской научной конференции с международным участием молодых ученых и аспирантов «Новые информационные технологии» (Таганрог, 2002г); на конференции по связи и управлению In the IEEE-Siberian Conference on Control and Communications (SIBCON-2003) (Томск, 2003г.); на научно-технических конференциях профессорско-преподавательского состава Астраханского государственного технического университета (Астрахань, 2002, 2003, 2004); на Международной научно-практической конференции «Качество науки - качество жизни» (Тамбов, 2005г).

Публикации. По теме диссертации опубликовано 9 печатных работ.

Структура и объем работы. Диссертация содержит введение, 4 главы, заключение, список литературы, приложение. Основное содержание работы изложено на 180 страницах, включая приложение, библиографический список из 120 наименований, 20 таблиц и 50 рисунков.

Выводы по четвертой главе:

1. Проведены экспериментальные исследования, направленные на подтверждение теоретических результатов, полученных в предыдущих главах, с помощью системы моделирования "Electronics Workbench", (версий 5.12 и 6.2 «Multisim-2001»).

1) Проверена истинность перехода от математических моделей к функциональным блокам МКПЛ. Для этого полученные переключательные функции вводятся в программу, по которым система "Electronics Workbench" автоматически синтезирует схему. Сравнивая схемы, разработанные в предыдущей главе и синтезированные с помощью программы, приходим к выводу, что они идентичны.

2) Достоверность математических, информационно-логических моделей и алгоритмов доказана путем имитационного моделирования в "Electronics Workbench".

Для этого в "Electronics Workbench собраны схемы МКПЛ, размерностью 2x2 и 4x2 коммутационных узла, к входам которых подключен генератор слов, выдающий по тактам заданную последовательность двоичных сигналов. Проанализировав временные диаграммы, приходим к выводу о корректности разработанных алгоритмов и математических моделей.

2. Создана имитационная модель процесса обслуживания МКПЛ в системе GPSS (для ОС Windows - GPSS World v.4.3.5), которая зарегистрирована в Федеральном институте промышленной собственности РФ (свидетельство об официальной регистрации программ для ЭВМ ФИПС №2005611003 от 25 апреля 2005г; заявитель и патентообладатель Астраханский государственный университет).

Проведено моделирование при условиях: поток заявок на реконфигурацию — Пуассоновский; длительность обслуживания (время выполнения вычислительных процедур) - детерминированная; способ обслуживания заявок - с ожиданием в порядке очередности. В результате получены с доверительной вероятностью 95% зависимости среднего коэффициента загрузки устройства от среднего времени поступления заявок на реконфигурацию Пуассоновского потока (при постоянных длительностях обслуживания).

ЗАКЛЮЧЕНИЕ

К основным результатам работы можно отнести следующие:

1. Анализ известных методов синтеза и алгоритмов функционирования матричных коммутаторов и программируемых схем логики, показал, что не известны алгоритмы параллельного выполнения логических операций при коммутации потоков.

2. Разработана впервые математическая модель, описывающая логическую структуру матричного коммутатора с программируемой логикой, отличающиеся тем, что в нее дополнительно введены системы выходных переключательных функций, описывающих логическую структуру узлов выделения команды, переключателей вертикальных шин и местного устройства управления, которые позволяют выполнять параллельно основные логические операции над п потоками и их коммутацию;

3. Предложены новые информационно-логические модели, описывающие процессы настройки и работу МКПЛ в различных режимах, отличающиеся тем что в них введены функции программирования и выполнения логических операций.

Модели позволяют выполнять параллельно основные логические операции над п потоками и их коммутацию.

4. Предложены новые алгоритмы выполнения логических операций над коммутируемыми потоками, отличающиеся тем, что в них введены процедуры поразрядной конъюнкции с использованием свойств одной и двух внутренних шин коммутатора, которые позволяют уменьшить в системе в 2- 5 раз число корпусов ИС АЛУ, за счет интеграции их функций в матричный коммутатор;

5. Предложен новый алгоритм программирования матричного коммутатора, отличающийся тем, что в него введены процедуры последовательного выделения и фиксации трех разрядов кода логической команды, который позволяет использовать коммутатор в качестве ПМЛ с динамической реконфигурацией, что приводит к снижению времени ее реконфигурирования в 2-Зраза.

6. Разработана логическая структура и функциональные схемы матричного коммутатора с программируемой логикой, отличающиеся тем, что дополнительно установлены п узлов выделения команд, п переключателей вертикальных шин и местное устройство управления, а также изменены выходные узлы и узлы ключей.

7. Достоверность математических, информационно-логических моделей и алгоритмов доказана путем имитационного моделирования.

По теме диссертации опубликованы печатные работы:

1. Осовский A.B. Математические модели матричного коммутатора с программируемой логикой // Техника и технология. - 2005. - №2 (8). - С. 89 - 90.

2. Осовский A.B. Актуальность разработки математических моделей матричных интегральных схем // Качество науки - качество жизни: Сб. научн. статей по материалам международной научно-практической конференции 25-26 февр.2005 г. - Тамбов: БМА, 2005г, с.98-99.

3. Осовский A.B. Имитационное моделирование матричного коммутатора с программируемой логикой // Техника и технология. - 2005. - №2 (8). - С. 74-75.

4. Осовский A.B. Алгоритмы программирования и выполнения логических операций при коммутации потоков на матричном коммутаторе с программируемой логикой. // Техника и технология. - 2005. - №2 (8) . - С. 72 -73

5. Свидетельство 2005611003 об официальной регистрации программ для ЭВМ ФИПС РФ. Имитационные модели матричных коммутаторов / Лунев А.П., Петрова И.Ю., Кутузов Д.В., Осовский A.B.; правообладатель Астрахан. гос. ун-т, -№2005610717; заявл. 12.04.05г; зарегистр. 25.04.2005г.

6. Патент 2251792 Российская Федерация, МПК7 Н 03 К 17/04. Матричный коммутатор с программируемой логикой / Жила В.В., Осовский A.B. Кутузов Д.В.; заявитель и патентообладатель Астрахан. гос. техн. ун-т. - №2003113569/09 (014402); заявл. 08.05.2003; опубл. 10.05.05 г. Бюл. № 13.

7. Осовский A.B., Кутузов Д.В. Современные области применения матричных коммутаторов // Наука: Поиск 2004 Выпуск 2-й, том 2 Сб. науч. статей; АГТУ - Астрахань, 2004г., с. 145-147.

8. Кутузов Д.В., Осовский A.B. Особенности интервальной маршрутизации на матричных коммутационных структурах // Наука: Поиск 2004 Выпуск 2-й, Сб. науч. статей; АГТУ - Астрахань, 2004 г., 135-137.

-1559. D. Kutuzov, A. Osovsky, A Structure and Mathematical Model of the Matrix Address-Code Switching System . // In the IEEE-Siberian Conference on Control and Communications (SIBCON-2003). Proceedings. Tomsk: The Tomsk IEEE Chapter & Student Branch. Russia, Tomsk, October 1-2, 2003, pp. 56-59.

Дальнейшие направления исследований:

Разработка математических моделей, описывающих логическую структуру ПЛИС на основе матричного коммутатора с программируемой логикой. Математическая модель, должна позволять реализовывать на структуре не только комбинационные элементы, но и последовательностные регулярные узлы (триггеры, счетчики, регистры). Решить эту задачу можно двумя способами:

• добавить в математическую модель выходных узлов (2.38).(2.40), переключательных функции, описывающие работу простейшего триггера;

• внести изменения в математическую модель (2.41), описывающую логическую структуру МКПЛ: выразить (n-k) уравнений (2.15), описывающих структуру переключателей вертикальных шин через (m-k) уравнений выходных узлов (2.38). Синтезировать на их основе структуру, которая будет иметь обратные связи, подаваемые с (m-k) выходов на (n-k) входов МКПЛ. Это приведет к реализации на ячейках коммутации простейших триггеров (каждую ячейку можно запрограммировать на операции И-НЕ, ИЛИ-НЕ и получить простейший триггер)

Первый способ наиболее очевиден (реализация по аналогии с ПЛИС), однако имеет существенный недостаток — избыточность синтезированной логической структуры. Например, при реализации на такой структуре п-разрядного последовательностного узла, n'm элементов (ячеек коммутации) будет простаивать.

Второй способ сводится к определению необходимого числа (m-k) уравнений, описывающие структуру и количество обратных связей, подаваемых с выходов на входы МКПЛ, с целью реализации как можно большего числа последовательностных узлов.

1. Витиска, Н.И. Макогон (СССР). № 3982726/ 24-21; заявл. 03.12.85 ; опубл. 07.05.87. Бюл.№ 17.

2. A.c. 1363454 СССР, МКИ4 Н 03 К 17/04, G 06 F 15/16. Матричный коммутатор / В.Е. Кадулин, В.И. Куватов (СССР). № 4096989/ 24-24; заявл. 19.05.86 ; опубл. 30.12.87. Бюл. № 48.

3. A.c. 1441471 СССР, МКИ4 Н 03 К 17/04. Матричный коммутатор с параллельной настройкой/ A.B. Каляев, В.В. Жила (СССР). № 4142175/ 21-21; заявл. 03.11.86 ; опубл. 30.11.88. Бюл. № 44.

4. A.c. 1465987 СССР, МКИ4 Н 03 К 17/04. Матричный коммутатор / М.В. Буйневич, В.Е. Кадулин, В.И. Куватов (СССР). № 4305629/ 24-21; заявл. 24.06.87 ; опубл. 15.03.89. Бюл. № 10.

5. Ъ 6. A.c. 1596342 СССР, МИК5 G 06 F 15/16, Н 04 G 3/00 . Матричныйкоммутатор / В .П. Губанов, Л.А. Стасенко (СССР). № 4420391/24-24; заявл. 03.05.88 ; опубл. 30.09.90. Бюл. № 36.

6. A.c. 1598145 СССР, МИК5 Н 03 К 17/00. Матричное коммутационное устройство / И.В. Беседин, P.C. Кильметов, Б.Е. Механцев, И.В. Чеботарев (СССР). № 4628130/ 24-21; заявл. 28.12.88 ; опубл. 07.10.90. Бюл. № 37.

7. A.c. 1721816 СССР, МИК5 Н 03 К 17/00. Матричный коммутатор / А.Г. Князев, Н.П. Ординарцева, В.М. Тихонов (СССР). № 4747883/ 21; заявл. 09.10.89 ; опубл. 23.03.92. Бюл. №11.

8. A.c. 1781818 СССР, МИК5 Н 03 К 17/00. Матричный коммутатор / С. П. Присяжнюк, A.A. Большаков, И.В. Скакун, E.H. Косяков (СССР). № 4871403/ 21; заявл. 03.10.90 ; опубл. 15.12.92. Бюл. № 46.

9. A.c. 1798914 СССР, МПК5 Н 03 К 17/74. Матричный коммутатор с контролем / A.A. Брусенин (СССР). № 4866759/21; заявл. 22.06.90 ; опубл. 28.02.93. Бюл. № 8.

10. Бабкин, В.И. О перспективности организации российско-германской инвестиционной программы в области микроэлектроники / В.И. Бабкин. // http// www.Sciteclibrary.ru/rus/catalog/pages/7717.html

11. Баранов, С.И. Цифровые устройства на программируемых БИС с матричной структурой / С.И.Баранов, В.А.Скляров. М.: Радио и связь, 1986. - 272 с.

12. Бибило, П.Н. Декомпозиционные методы логического синтеза дискретных устройств на программируемых матричных структурах: автореф. дис. . д-ра техн. наук: / П.Н. Бибило. Минск, 1992. - 31 е.: ил.

13. Бибило, П.Н. Функционально-структурное описание ПЛИС и блоков управляющей логики СБИС/ П.Н. Бибило, Д.М Терешко // Управляющие системы и машины. 1996. - № 1/2. - С. 56 - 64.

14. Бибило, П.Н. Автоматизация проектирования цифровых устройств на базе ПЛИС / П.Н. Бибило, Д.М Терешко // Зарубежная радиоэлектроника. 1997. -№5.-С. 58-70.

15. Бродин, В.Б. Системы на микроконтроллерах и БИС программируемой логики / В.Б. Бродин, A.B. Калинин. -М.: ЭКОМ, 2002. 339 е.: ил.

16. Гелль, П. Как превратить персональный компьютер в универсальный программатор / П. Гелль; пер. с франц. М.: ДМК, 2000. - 168 е.: ил.

17. Гмурман, В.Е. Теория вероятностей и математическая статистика / В.Е. Гмурман. -М.: Высш. шк., 1999.-479 е.: ил.

18. Головкин, Б.А. Вычислительные системы с большим числом процессоров / Б.А. Головкин . М.: РиС, 1995. - 318 с.

19. Грушвицкий, Р. Проектирование систем на микросхемах программируемой логики / Р. Грушвицкий, А. Мурсаев, Е. Угрюмов. СПб.: БВХ-Петербург, 2002. - 606 е.: ил.

20. Гурин, Е.И. Программируемые логические интегральные схемы / Е.И. Гурин . Пенза, 2003. - 132 е.: ил.

21. Домрачев, В. Г. Базовые матричные кристаллы и матричные БИС / В. Г. Домрачев, П.П. Мальцев, И.В. Новаченко и др.. М.: Энергоатомиздат, 1992. — 224 с.

22. Карлащук, В.И. Электронная лаборатория на IBM PC: программа Electronics Workbench и ее применение / В.И. Карлащук. М.: «Солон —Р», 1999.506 с.:ил.

23. Кильметов, P.C. Матричный коммутатор с внутренним контролем информации / P.C. Кильметов и др. // СВЧ-техника р спутниковый прием: сб. науч. тр. Севастополь, 1992, с. 448 - 453.

24. Кнышев, Д.А. ПЛИС фирмы «Xilinx»: описание структуры основных семейств / Д.А. Кнышев, М.О. Кузелин. М.: Издат. дом «Додэка-ХХ1», 2001. — 238 с.: ил.

25. Корнеев, В.В. Архитектура вычислительных систем с программируемой структурой /В.В. Корнеев. Новосиб.: Наука, 1985, 165 с.

26. Корнеев, В.В. Современные микропроцессоры / В.В. Корнеев, A.B. Киселев. М.: НОЛИДЖ, 1998. - 240 е.: ил.

27. Корнышев, Ю.Н. Теория телетрафика / Ю.Н. Корнышев, А.П. Пшеничников, А.Д. Харкевич. М.: Радио и связь, 1996. - 272 е.: ил.

28. Мальцев, П.П. Программируемые логические ИМС на КМОП-структурах и их применение / П.П. Мальцев, Н.И. Гарбузов, А.П. Шарапов. М.: Энергоатомиздат, 1998.- 160 с.

29. Пат. 2018932 Российская Федерация, МПК5 G 06 F 7/52. Матричное устройство для умножения и деления / Шостак A.A., Шпаков JI.O.; заявитель Шостак A.A., Шпаков JI.O.; патентообладатель НИИ эл. выч. машин — № 5012468/24; заявл. 03.07.91; опубл. 30.08.94.

30. Пат. 2079879 Российская Федерация, МПК6 G 06 F 17/16. Матричный спецпроцессор / Духнич Е.И., Деревенское С.О.; заявитель и патентообладатель Духнич Е.И., Деревенсков С.О. № 94030340/09; заявл. 23.08.94; опубл. 20.05.97, Бюл. № 14.

31. Пат. 2102792 Российская Федерация, МПК6 G 09 В 23/18, 9/00.

32. Тренажер программируемых логических матриц. / Бавин P.A., Власов М.Е., Глинкин Е.И.; заявитель и патентообладатель Тамбов, ин-т хим. машиностр. № 94024078/09; заявл. 06.07.94; опубл. 27.04.98, Бюл. № 12.

33. Пат. 2110088 Российская Федерация, МПК6 G 06 F 15/16, 15/00. Параллельный процессор с перепрограммируемой структурой / Бачериков Г.И., Геворкян В.И.; заявитель и патентообладатель ЗАО «Парком». № 4896019/09; заявл. 25.12.90; опубл. 20.01.98, Бюл. № 2.

34. Модуль матричного коммутатора / Зотов И.В., Колосков В.А., Титов B.C.; заявитель и патентообладатель Курск, гос. тех. ун-т- № 96108431/09; заявл. 24.04.96; опубл. 27t07.98.

35. Пат. 2139567 Российская Федерация, МПК6 G 06 F 15/163.

36. Многофункциональный коммутатор / Князьков B.C., Васин Л.А.; заявитель и патентообладатель Пенз. технол. (ВТУЗ), ин-т № 97109885/09; заявл. 11.06.97; опубл.10Л0.99 Бюл. №28

37. Пат. 2159463 Российская Федерация, МПК7 G 06 F 7/00. Многофункциональный логический модуль / Захаров И. С., Лопин В.Н.; заявитель и патентообладатель Курск, гос. тех. ун-т № 99104612/09; заявл. 05.03.99; опубл. 20.11.00, Бюл. №32.

38. Пат. 2168204 Российская Федерация, МПК7 G 06 F 15/173, H 03 К 17/56. Модуль матричного коммутатора / Попов К.А., Зотов И.В., Титов B.C.; заявитель и патентообладатель Курск, гос. тех. ун-т- № 99119675/09; заявл. 13.09.99; опубл. 27.05.01 Бюл. №15

39. Соловьев, В.В. Проектирование функциональных узлов цифровых систем на программируемых логических устройствах /В.В. Соловьев. Минск: Бестпринт, 1996. - 252 с.

40. Соловьев, В. В. Проектирование цифровых систем на основе программируемых логических интегральных схем / В. В. Соловьев . М.: Горячая линия-Телеком, 2001. — 636 е.: ил.

41. Соловьев, В.В. Сложность реализации устройств логического управления на ПЛИС / В.В. Соловьев // Известия РАН. Теория и Системы Управления. 1995, № 5, С. 248 - 256.

42. Соловьев, В.В. Программируемые логические интегральные схемы и их применение / В.В. Соловьев, А.Г. Васильев . Мн.: Беларуская навука, 1998. - 270 с.

43. Стешенко, В.Б. ПЛИС фирмы «ALTERA»: элементная база, система проектирования и языки описания аппаратуры / В.Б. Стешенко. — М.: Издат. дом «Додэка-ХХ1», 2002. 576 е.: ил.

44. Терешко, Д.М. Расширение языка SF для представления архитектуры ПЛИС / Д.М. Терешко // Методы и алгоритмы логического проектирования: сб. науч. тр. / под ред. А.Д. Закревского. Минск: ин-т техн. киберн. АН Беларуси, 1995.-С. ИЗ-122.

45. Терешко, Д.М. Синтез дискретных устройств на базе программируемых матриц логики: автореф. дисс. . канд. техн. наук: защищена 0.510.1999. / Д.М. Терешко. -Минск, 1999. 18 с.

46. Терешко, Д.М. Формат параметрического описания ПЛИС типа ПЛМ / Д.М. Терешко // Логическое проектирование: сб. науч. тр. / под ред. А.Д. Закревского. Минск: ин-т техн. киберн. АН Беларуси, 1996. - Вып. 1. - С. 24 -37.

47. Томашевский, В.Н. Имитационное моделирование в среде GPSS / В.Н. Томашевский, Е.Г. Жданова М.: Бестселлер, 2003. - 416 с.

48. Угрюмов, Е.П. Цифровая схемотехника / Е.П. Угрюмов. СПб.: БВХ — Санкт-Петербург, 2000. — 528 е.: ил.

49. Угрюмов, Е.П. БИС/СБИС с репрограммируемой структурой / Е.П. Угрюмов, Р.И. Грушвицкий, А.Н. Альшевский. СПб., 1996. - 96 с.

50. Угрюмов, Е.П. БИС с программируемой структурой / Е.П. Угрюмов, A.M. Смирнов, А.Н. Альшевский . СПб., 1995. - 64 с.бЗ.Чуркин, В.П. Асинхронные цифровые системы коммутации / В.П. Чуркин . М.: Радио и связь, 1995. - 192 е.: ил.

51. ACT Family FPGA Data Book. Fctel, 1990.

52. Alfke Peter. Choosing a Xilinx Product Family. Application Note, August1996.

53. ALTERA. Data Book / Altera Corporation. w. p., 1995.

54. ALTERA. Flex 8000. Handbook / Altera Corporation. w. p., 1994.

55. Altera 1998 Data Book. January 1998.

56. Amos, D. Interconnect trade-offs: CPLD vs. FPGA / D. Amos // Electronic Engineering, 1995. Vol.67, No. 819, pp. 81 84.

57. Bostock, G. Programmable Logic Devices / G. Bostock. — N-Y.: McGraw Hill, 1988-243 p.

58. Bursky, D. Advanced CPLD Architectures Challege FPGAs, Gas / D. Bursky // Electronic Design. 1998. - № 22. pp.78 - 86.

59. Bursky, D. Embedded Logic And Memory Find A. Home In FPGA / D. Bursky // Electronic Design. 1999. - № 14. pp.43 - 56.

60. Bursky, D. Gate Arrays Face Onslaught of Dense And Flexible FPGAs / D. Bursky //Electronic Design, 1995, Vol.43, No.13, pp. 85-86,88,90,94,96.

61. Bursky, D. High-Density FPGA Family Delivers Megagate Capacity / D. Bursky // Electronic Design. 1997. - № 25. pp.67 - 70.

62. Chang, D. Dinamically Reconfigurable FPGA / D. Chang, M. Mazek-Sadowska // IEEE Transaction on Computers. 1999 - № 6 - pp. 565-578.

63. Configurable Logic Data Book. Atmel Corporation, 1997.-16377. Configurable Logic Design and Application Book. . Atmel Corporation,1999.

64. CoolRunner. Fast-Zero Power PLDs/CPLDs. Datasheets. Philips Semiconductors, 1997.

65. CPLDs vs. FPGAs: Comparing Hight-Capacity Programmable Logic. Altera Corporation, 1995, ver. 1. — 12 p.80. Data Book. Actel, 1995.

66. Data Book. Altera Corporation, 1996.

67. Data Book. Altera Corporation, 2000.83. Data Book. Lattice, 1999.

68. Field-programmable gate arrays/ Second Intern. Workshop on field-programmable logic application, Viena, Austria, Aug 31 Sept. 2, 1992.

69. FPGA Data Book and Design Guide. Actel, 1996.

70. Hight Perfomance Data Book. Cypress, 1997.

71. Janai, M. Laser Programmable Gate Arrays an alternative route to ASIC / M. Janai // Electronic Engineering, 1997, Vol.69, No.842, pp.35 - 39.

72. Kapusta, R. Aspects of routability, capacity and speed in CPLDs & FPGAs / R. Kapusta // Australian Electronic Engineering , 1996, Vol.29, No.2, pp. 72 — 74.

73. Kaviani, A. HYBRID FPGA architecture / A. Kaviani, S. Brown // of the 1996 ACM/ SIGDA Int. Symposium on Field Programmable Gate Arrays (Monterey, CA, USA). ACM, New York, NY, USA, 1996, pp. 3-9.

74. MACH 1,2,3 and 4 Data Book and Design Guide. Advanced Micro Devices,1995.

75. Miller, W. Designing with System Programmable Gate Arrays / W. Miller // Electronic Engineering, 1997, Vol.69, No.841, pp.59 62.

76. Nemec, J. Stoke the Fires of FPGA Design / J. Nemec // Electronic Design. -1994. N° 25. pp.97 - 105.

77. PAL Device Data Book and Design Guide. Advanced Micro Devices, 1990.

78. PAL Device Data Book and Design Guide. Advanced Micro Devices, 1997.

79. Pat. 0452104 European Patent, Int CI.5: H 01 L 23/525, H 01 L 23/528. Programmable wirring / Kawana, Miyazaki (JP); applicant Kawasaki Stell Corporation (JP). applic. number 91303142.3; filed 10.04.91; date ofpubl. 16.10.91, Bui. № 91/42

80. Pat. 4737659 United States, Int CI.4: H 04 Q 11/04, H 05 K 1/00. Controlled switching array / Bruno Forgnini (Switzerland); assignee Siemens-Albis Aktiengesellschaft. applic. number 3473; filed 15.01.87; date ofpubl. 12.04.88.

81. Pat. 5153463 United States, Int CI.: H03K 017/00; H03K 019/177. Programmable logic device having a reduced switching matrix / Kawana (JP); assignee: Kawasaki Steel Corporation (JP). applic. number 682007; filed 8.04.91 ; date ofpubl. 06.10.92

82. Pat. 3195232 Japan, Int CI.7: H 04 L 12/50; H 03 K 17/00. Matrix switching device and its method/ Yamaguchi Yasuhiro (JP); applicant NEC Corporation (JP). applic. number 19890337430 19891225; date of publ. 26.08.91.

83. Pirpich, E. Designing a more flexible programmable logic device the XPLA / E. Pirpich // Electronic Engineering, 1997, Vol.69, No.841, pp. 65 - 70.

84. PLDshell Plus / PLDasm. User's Guide V4.0/ Intel. U.S.A., 1994:

85. Programmable Logic. -Intel, 1994.

86. Programmable Logic Data Book. Texas Instruments, 1993.

87. Stephen, M. Trimberger Field-programmable gate arrays technology / M. Stephen. Boston etc. Kluwer acad. publ. Cop., 1994. - 258 p.

88. Test Access Port and Boundary-Scan Architecture. IEEE Standartl 149.1 — 1990 (Includes IEEE Standartl 149.1a- 1993).

89. The Programmable Gate Array. Data Book./ Xilinx. w. p., 1991.

90. The Programmable Logic Data Book. Xilinx. - 1996.

91. The Programmable Logic Data Book. Xilinx. - 1998.

92. The Programmable Logic Data Book. Xilinx. - 2000.

93. Transputer Data Book. Inmos IMS C004, Second Edition IMS 1989, pp. 480-481.

94. Transputer Data Book. Inmos IMS C004, Second Edition IMS 1992, pp.5.12.

95. Xilinx Inc. The Programmable Logic Data Book. 1999.

96. Xilinx Inc. The Programmable Logic Data Book. 2000.

97. Xilinx Inc. XCELL. The Quarterly Journal For Xilinx Programmable Logic1. Users.