автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Оценка точности моделей задержек фрагментов субмикронных МОП БИС

СПИСОК СИМВОЛОВ.

СПИСОК СОКРАЩЕНИЙ.

ВВЕДЕНИЕ

1. МЕТОДИКА ОПРЕДЕЛЕНИЯ ТОЧНОСТИ АНАЛИТИЧЕСКОЙ МОДЕЛИ ОЦЕНКИ ЗАДЕРЖКИ

1.1. Характеристики МОП-структур.

1.2. Методологические основы сопоставления SPICE-расчетов и формульных моделей.

1.3. Изменение SPICE-параметров при переходе к субмикронным технологиям.

1.4. Оценка адекватности формульных моделей.

1.5. Выводы по главе 1.

2. СРАВНИТЕЛЬНЫЙ АНАЛИЗ МОДЕЛЕЙ ОЦЕНОК ЗАДЕРЖЕК МОП-СХЕМ.

2.1. Определение временных границ и физических предпосылок оценки задержки

2.2. Оценка времени задержки при нарастании выходного сигнала.

2.3. Оценка времени задержки при спаде выходного сигнала.

2.4. Выводы по главе

3. АППРОКСИМАЦИОННЫЕ МОДЕЛИ ОЦЕНКИ

ЗАДЕРЖКИ.

3.1. Метод интегрирования при определении времени задержки метод Веста)

3.1.1. Определение времени спада выходного сигнала.

3.1.2. Определение времени нарастания выходного сигнала.

3.1.3. Определение времени задержки.

3.2. Метод среднего тока (метод Авержне).

3.3. Результаты сопоставления аналитических оценок задержек с моделированием по программе SPICE

3.4. Выводы по главе

4. ЭМПИРИЧЕСКИЕ МОДЕЛИ ОЦЕНКИ ЗАДЕРЖКИ

4.1. Концепция виртуальных сопротивлений

4.1.1. Определение виртуальных сопротивлений

4.1.2. Определение диапазона изменения нагрузочной емкости ЛЭ.

4.2. Методологические аспекты использования виртуальных сопротивлений.

4.2.1. Построение эквивалентной схемы, конструирование формулы определения задержки.

4.2.2. Особенности сопоставления оценок задержек

RC-модели и результатов SPICE-моделирования.

4.2.3. Оценка точности расчета задержки по процедуре, использующей виртуальные сопротивления.

4.3. Проблема последовательно соединенных МОП-транзисторов.

4.3.1. Зависимость задержки от расположения управляющего входа при последовательном соединении МОП-транзисторов.

4.3.2. Зависимость точности модели от значения коэффициента формы транзистора.

4.4. Расчет древовидных RC-схем, задержка по Элмору.

4.5. Выводы по главе

5. МЕТОДЫ УЧЕТА ПАРАМЕТРОВ, ВЛИЯЮЩИХ НА ТОЧНОСТЬ ОЦЕНОК ЗАДЕРЖЕК.

5.1. Аппроксимационный подход при учете формы входного воздействия.

5.1.1. Зависимость задержки инвертора от времени нарастания (спада) на входе по методу

Хенстьерна и Джипсона.

5.1.2. Метод учета влияния на задержку ЛЭ выходного сигнала предыдущего каскада (метод фирмы

XEROX).

5.1.3. Аппроксимация времени задержки через учет входной и выходной емкостей ЛЭ.

5.2. Эмпирический подход при учете формы входного воздействия.

5.2.1. Определение виртуальных сопротивлений в наклонной модели Пенфильда-Рубинштейна.

5.2.2. Интерполяционная распределенная модель учета фронтов.

5.3. Расчет задержки КГ, оценка точности частоты генерации при различных моделях.

5.4. Метод расширения области применения аналитических моделей оценок задержек.

5.5. Точность аналитических моделей оценки задержки при учете длительности входного воздействия.

5.6. Оптимизационные достоинства виртуальных сопротивлений. Трассировка пути распространения сигнала.

5.7. Выводы по главе 5.

Актуальность проблемы. В современных интегрированных системах, поддерживающих процесс проектирования ИС, значительное место занимают подсистемы временной верификации, позволяющие на уровне схемотехнического этапа проверить» временные диаграммы функционирования ИС.

Задача временной верификации (timing verification) формально может быть решена средствами схемотехнического моделирования (timing simulation), например с помощью программы SPICE, однако, практически из-за громоздкости и очень больших. затрат машинного времени (даже с учетом высокого быстродействия современных компьютеров) средствам моделирования в цикле проектирования БИС отводят самостоятельную роль инструмента для прецизионных расчетов, к которым прибегают лишь при крайней необходимости. Собственно задачу оценки задержек (timing analysis) считается целесообразным решать на базе формульных моделей (closed form equation), обеспечивающих оперативность в получении результатов расчетов*

Процесс конструирования моделей для оценок задержек фрагментов МОП БИС измеряется по длительности уже десятилетиями. Формально родоначальниками можно считать Карвера Мида и Линн Конвей, предложивших еще в 1975 году упрощенный оценочный подход, именуемый в западной литературе термином «т-модель». Впоследствии десятки исследователей продолжили усилия в этой области. Характерным является, однако, тот факт, что количество работ в этой области со временем не сокращается, что свидетельствует о том, что запросы практики, в основном связанные с переходом к субмикронным технологиям, оказываются не до конца удовлетворенными до сих пор. Сформулируем ряд положений, вытекающих из оценки предшествующих работ.

1. Формулы для оценки задержек аппроксимируют результаты SPICEи моделирования, позволяя использовать более экономичные в вычислительном отношении средства, однако эти формулы продолжают оставаться моделями физической реальности, а потому обладают определенной точностью по отношению к этой реальности.

2. Проблема оценки точности по отношению к реальности требует дорогостоящих и длительных технологических экспериментов. Для упрощения ситуации де-факто в области конструирования моделей сформировался? прием, согласно которому точность формульных моделей оценивают по отношению к аппроксимируемому объекту. Последними выступают результаты SPICE-моделирования. При таком подходе предполагается, что SPICE-моделирование подбором модельных параметров можно сделать сколь угодно точным в описании физической реальности. Следует отметить, что и разработчики SPICE-моделей согласны с подобной установкой, возлагая на себя все дорогостоящие проблемы, связанные с оценкой адекватности моделей. В целом это представляется достаточно логичным, так как процесс конструирования моделей, учитывающих физические эффекты субмикронных технологий, также длителен и дорог и требует глубокого проникновения в тонкости технологических процессов.

3. Упростив задачу, разработчики формульных моделей заменяют оценку их точности по отношению к физической реальности оценкой точности по отношению к SPICE-моделям. Для того, чтобы явно подчеркнуть этот де-факто сложившийся постулат и избежать терминологической путаницы, мы предлагаем термин «модельная точность», вместо просто «точность», когда речь идет о моделях для целей временной верификации.

4. Оценки модельной точности показывают их крайне высокую чувствительность к значениям набора технологических параметров, которые закладываются (числом от 20 до 75) в SPICE-модель. Этот факт, по-видимому, и объясняет, что процесс конструирования новых формул не прекращается. С течением времени имеет место устойчивое смещение значений технологических параметров (это очевидно, так как происходит переход к субмикронным технологиям), и благодаря ему, ранее устраивавшие по модельной точности формулы перестают хорошо работать. Дело не в том, что прошлые модели плохи, просто происходит выход за область их применимости.

Таким образом, несмотря на наблюдаемое разнообразие отдельных подходов, в известных нам источниках отсутствуют работы, в которых комплексно исследовался бы феномен модельной точности. Более того, можно утверждать о существующей недооценке этого феномена. В западной литературе сложилась порочная практика, когда в подтверждение адекватности формулы приводится сопоставление со SPICE-моделированием, однако перечень технологических констант SPICE-моделей либо отсутствует, либо приводится не полностью. Наши многочисленные попытки простого повторения результатов западных авторов оказались невозможными из-за отсутствия требуемых SPICE-параметров.

Цель и задачи диссертационной работы. Целью настоящей работы является исследование модельной точности существующих формульных оценок задержек фрагментов МОП БИС при контролируемой вариации технологических констант, закладываемых в аппроксимируемые SPICE-модели, причем границы вариации охватывают значения соответствующие современным субмикронным технологиям.

Для достижения поставленной цели необходимо решить следующие задачи:

1. Классификация и сравнительный анализ существующих формульных оценок задержек. Воспроизведение методик оценки задержек, предложенных в отечественных и зарубежных работах. Выявление базовых методик по наличию принципиальных подходов к процедуре оценки задержек.

2. Исследование особенностей объекта аппроксимации - SPICEрезультатов расчета задержек. Разработка методики сопоставления SPICE-расчетов и формульных оценок.

3. Формирование представительных зон вариации исходных данных в пространстве электрофизических SPICE-параметров, отражающих тенденции движения к субмикронным технологиям. Определение основных параметров, влияющих на точность оценок.

4. Проведение массовых SPICE-расчетов для объективной оценки точности существующих методик оценки задержек. Определение области применения формульных методик.

5. Формирование рекомендаций по повышению точности оценок задержек в зонах изменения электрофизических параметров, соответствующих современным субмикронным технологиям.

Методы исследования. Результаты исследований, включенных в диссертационную работу, базируются на методах системного анализа, теории электрических цепей, теории погрешностей, теории МОП-схем, а также на накопленном опыте и ; результатах в области проектирования топологии фрагментов цифровых БИС, полученных при выполнении НИР в ЛКТБ ЛОЭП «Светлана» (г.Санкт-Петербург). Для анализа точности оценок задержек использовался пакет программ схемотехнического моделирования SPICE.

Научная новизна заключается в определении модельной точности существующих формульных оценок для задержек фрагментов МОП БИС при контролируемой вариации технологических констант, включая область современных субмикронных технологий. В диссертации получены следующие результаты, характеризующиеся научной новизной:

1. Проведен сравнительный анализ формульных оценок задержек, определены основные подходы к построению модели задержки. Выполнена классификация методов оценок задержек (до настоящего времени она не была проведена в литературе).

2. Разработана методика сравнения формульных моделей с результатами моделирования по программе SPICE.

3. Введено понятие «модельная точность». Получены численные оценки модельной точности.

4. Выявлено существование неперекрывающихся областей применимости (с позиций заданной точности) известных методик в пространстве электрофизических SPICE-параметров.

5. Предложены рекомендации по повышению точности методов оценки задержки, закладываемых в программы временной верификации для цифровых схем.

Практическая ценность диссертационной работы состоит в том, что в результате исследования модельной точности предложены способы практического повышения точности оценок задержек и адаптации моделей к современным субмикронным технологиям для применения в подсистемах временной верификации САПР БИС. Использование формульных методов; оценки задержек позволяет значительно повысить эффективность временной верификации при сохранении допустимой точности расчета временных параметров цифровых схем.

Реализация и внедрение результатов работы. Результаты работы внедрены и используются:

- на АОЗТ «Биоэлектроника» (г.Санкт-Петербург) в рамках НИОКР №2111р/4162 «Разработка системы символьного проектирования топологии больших интегральных схем (БИС) в КМОП технологии» при разработке библиотеки стандартных фрагментов в части, касающейся повышения точности оценки задержек элементов библиотеки;

- на ФГУП «НИИ командных приборов» (г.Санкт-Петербург) при выполнении ОКР «Гироскоп» в рамках проекта «Высокоточное управление двигателем-маховиком с цифровой обработкой информации для систем ориентации космических аппаратов» при разработке электронного блока управления на этапе моделирования фрагментов электрических схем в виде методик расчета временных параметров МОП БИС и сопоставления результатов схемотехнического моделирования и аналитических моделей.

Научные результаты внедрены в учебный процесс Санкт-Петербургского государственного электротехнического университета «ЛЭТИ» им. В.И. Ульянова (Ленина) по направлению 654600 -«Информатика и вычислительная техника» по специальности 220100 -«Вычислительные машины, комплексы, системы и сети» в рамках учебной дисциплины «Конструкторско-технологические основы производства ЭВМ».

Внедрение результатов диссертационной работы подтверждается актами о внедрении.

Апробация работы. Основные положения и результаты диссертационной работы докладывались и обсуждались на 4-й Международной конференции «Автоматизация проектирования дискретных систем», Минск, 2001 г.

Публикации по работе. По теме диссертации опубликовано 8 научных работ, из них - одна статья, шесть депонированных рукописей в ВИНИТИ и тезисы к одному докладу на международной научно-технической конференции.

Структура и объем работы. Диссертационная работа состоит из введения, 5 глав, заключения, списка литературы, включающего 188 наименований, и 6 приложений. Основная часть работы изложена на 159 страницах машинописного текста. Работа содержит 36 таблиц и 47 рисунков.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

1. В результате выполнения классификации и сравнительного анализа известных моделей оценок задержек фрагментов МОП-схем выявлены основные методы оценки задержки.

2. На основе исследований особенностей объекта аппроксимации -SPICE-результатов расчета задержек разработана методика сравнения формульных моделей с результатами моделирования на SPICE. Введено понятие «модельная точность».

3. В работе исследована взаимосвязь параметров SPICE-модели и влияние изменения важнейших параметров на точность формульных оценок. Определены характерные диапазоны изменения технологических параметров, отражающие тенденции развития субмикронных технологий.

4. В результате проведения массовых SPICE-расчетов получены численные оценки модельной точности. Выявлены области применения основных формульных методов, закладываемых в программы временной верификации САПР БИС.

5. В результате исследования модельной точности, проведена оценка формульных моделей с учетом перехода к современным субмикронным технологиям. Предложены методы повышения точности оценок формульных моделей. Установлены основные параметры, влияющие на точность аналитической оценки.

6. Предложены способы адаптации вычислительной процедуры к изменению технологических процессов производства цифровых схем и пути практического повышения точности формульных методов.

Полученные в работе научные результаты внедрены в учебный процесс Санкт-Петербургского государственного электротехнического университета "ЛЭТИ" им. В.И. Ульянова (Ленина), в практику научно-исследовательских и опытно-конструкторских работ на АОЗТ «Биоэлектроника» (г.Санкт-Петербург) и ФГУП «НИИ командных приборов» (г.Санкт-Петербург).

ЗАКЛЮЧЕНИЕ

Выполненный комплекс теоретических, исследовательских и практических работ и полученные, на их основе результаты позволяют сделать следующие выводы.

Доказано, что реальное поведение временной характеристики может быть с достаточной точностью представлено через аналитические формулы.

Установлено, что, рассматривая задержки, полученные в результате формульных оценок и в результате моделирования на SPICE, мы работаем с различными моделями, в которых подходы к оценке задержки отличаются по степени учета физических свойств приборов, технологических особенностей, по принятым для анализа математическим методам. Использование аппроксимационных методов - это анализ состояния ЛЭ на определенных интервалах времени. Выбираются отрезки времени, в течение которых ток в структуре аппроксимируется определенным дифференциальным уравнениям. Далее анализ может быть произведен методом средних токов или интегрированием дифференциальных уравнений по участкам. Программа SPICE - это также интегрирование дифференциального уравнения. Отличие в этих моделях: в глубине и степени учета физики процесса (нелинейное сопротивление сток-исток, поведение порогового напряжения, учет модуляции канала и т.п.).

В результате анализа формульных методов определения задержек выявлены следующие пути повышения точности:

1. Необходима обязательная проверка начальных физических гипотез при составлении формул и физических упрощений, использованных в уравнениях. Установочные начальные предпосылки могут быть определены только через точные и однозначные значения динамического поведения различных структур, полученные в результате моделирования тестовых структур на SPICE.

2. Технологические особенности, явления второго порядка при переходе к субмикронным технологиям могут быть выделены в специальные коэффициенты, определяемые с использованием формул или эмпирически. Введение в формулу таких констант позволяет с высокой точностью настраивать формульные модели под изменяющиеся технологические наборы данных.

3. Важнейшим фактором повышения точности является учет реальной формы входного воздействия. Наибольшая точность формульной оценки достигается при использовании метода, в котором в качестве входного воздействия используется сигнал с выхода предыдущего каскада.

4. Использование настроечных процедур для получения данных из моделирования на SPICE с целью повышения точности оценки задержки методологически допустимо и представляет хорошие результаты без снижения производительности временной верификации. Процесс получения оценки задержки это процедура, т.е. формула и способы фиксации входящих в формулу параметров. Объединение параметров по группам влияния на задержку дает превосходные результаты при адаптации формулы к изменяющимся технологическим процессам.

5. Свойства задержек простейших тестовых структур, полученные в результате моделирования на SPICE и представленные в виде интерполяционных таблиц, могут быть перенесены в качестве исходных данных для анализа широкого диапазона логических элементов, обеспечивая тем самым повышение производительности временной верификации. Построение интерполяционных методов получения коэффициентов задержки является одним из основных путей повышения точности, упрощения процесса оптимизации проектирования ИС.

Применение формульных методов обеспечивает достаточную точность и значительное ускорение временного моделирования при соблюдении указанных выше рекомендаций.

1. Абрамов И. И. Моделирование физических приборов в элементах кремниевых интегральных микросхем / И.И.Абрамов. Минск: БГУ, 1999. -210с.

2. Зи С. Физика полупроводниковых приборов: В 2 т. / С.Зи. М.: Мир, 1984, Т.1-2.

3. Льюис Э.Т. Расчет цифровых ЬСМОП ИС с минимальными размерами топологических элементов 1:25 мкм и анализ их параметров / Э.Т.Льюис // ТИИЭР. 1985. - Т.73, № 3 - С.39-54.

4. Отчет о ОКР "Терек- 1с'7Р-6644; ГР № Ф35758. Воронеж, 1988.81с.

5. Проектирование СБИС: Пер. с япон. / М.Ватанабэ, К.Асада, К.Кани, Т.Оцуки. М.: Мир, 1988. - 304с.

6. A high-performance 0.25 pjn CMOS technology: I-Design and Characterization / W.H.Chang, B.Davari, M.R.Wordeman et al. // IEEE Transactions on Electron Devices. 1992. - Vol. 39, № 4, April. - P. 959-966.

7. A high-performance 0.25 fim CMOS technology: II-Technology / B.Davari, W.H.Chang, M.R.Wordeman et al. // IEEE Transactions on Electron Devices. 1992. -Vol. 39, № 4, April. - P. 967-973.

8. A symbolic method to reduce power consumption of circuits containing false paths / R.I.Bahar, G.D.Hachtel, E.Macii, F.Somenzi // Proc. IEEE International Conference on Computer Aided Design. 1994. - P.368-375.

9. Al-Hashimi В. The art of simulation using PSpice: Analog and digital /

10. B.AI-Hashimi. Boca Raton, FL: CRC Press, 1995. - 249 p.

11. Approaching a nanosecond: A 32-bit adder / G.Bewick, P.Song,

12. G.DeMicheli, M.Flynn. // Proceedings of the International Conference on Computer Design. 1988. - № 3. - P. 221-224.

13. Arora N. MOSFET models for VLSI circuit simulation. Theory and practice / N.Arora. New York: Springer-Verlag, 1993. - 605p.

14. Arora N. Semi-empirical model for the threshold voltage of a double implanted MOSFET and its temperature dependence / N.Arora. // Solid State Electronics. 1987. - № 2. - P. 559-569.

15. Assaderaghi F. A dynamic threshold voltage MOSFET (DTMOS) for ultra-low voltage operation / F.Assaderaghi// International Electronic Devices Meeting. 1994. - № 2. - P. 809-812.

16. Bakoglu H.B. Circuits, interconnections and packaging for VLSI /

17. H.B.Bakoglu; Reading. MA: Addison-Wesley, 1990. -527 p.

18. Barker C. Tools for verifying integrated circuit designs / C.Barker,

19. C.Terman // Lambda Mag. 1980. - 4th Quarter. - P. 22-30.

20. Bauer F. Relationship between short channel behavior and long term stability of n-channel enhanctment and depletion MOSFETs / F.Bauer, P. Balk // Solid State Electronics. -1986. -Vol. SEE-29, № 8. P.797-806.

21. Bisdounis L. Analytical transient response and propagation delay evaluation of the CMOS inverter for shot-channel devices / L.Bisdounis, S.Nikolaidis, O.Koufopavlou // IEEE Journal of Solid-State Circuits. 1998. -Vol.33, Feb.-P.302-306.

22. Bohr M. Interconnect scaling the real limiter to high performance ULSI / M.Bohr // Solid State Technology. - 1996. - № 9, Sept. - P. 105-111.

23. Borah M. Transistor sizing for minimizing power consumption of CMOS circuits under delay constraint / M.Borah, R.M.Owens, M.J.Irwin // Int. Symp. On Low Power Design. 1995. - P. 167-178.

24. Bothra S. Analysis of the effects of scaling on interconnect delay in

25. ULSI circuits / S.Bothra // IEEE Transactions on Electron Devices. 1993.-№5. -P.591-597.

26. Brews J. Generalized guide for MOSFET miniaturization / J.Brews // IEEE Electron Device Letters 1980. - P. 2-4.

27. Bryant R.E. A switch level model and simulator for MOS digital system / R.E.Bryant // IEEE Trans. On Computers. 1984. - Vol.33, № 2, Feb. -P. 160-177.

28. Bryant R.E. Graph-based algorithms for boolean function manipulation / Ш R.E.Bryant // IEEE Trans. On Computers, 1986-Vol. 35, № 5. - P.677-682.

29. Campbell S. The science and engineering of microelectronic fabrication / S.Campbell. New York: Oxford University Press, 1996. - 536p.

30. Carey G. F. Circuit, device and process simulation: Mathematical and Numerical Aspects / G.F.Carey. New York: Wiley, 1996. - 425p.

31. Carlson B.S. Delay optimization of digital CMOS VLSI circuits by transistor reordering/ B.S.Carlson, S.J.Lee//IEEE Transactions on Computer-Aided Design. 1995. - Vol.CAD-14, № 2. - P. 1183-1192.

32. Chan T. The impact of gate-induced drain leakage current on MOSFETscaling / T.Chan // International Electronic Devices Meeting. 1987. - P.718-721.

33. Chandrakasan A. P. Low Power Digital CMOS Design/ A.P.Chandrakasan, R.Brodersen. Boston: Kluwer, 1995. - 424 p.

34. Chang C. Y. ULSI technology /C.Y.Chang, S.M.Sze New York: McGraw-Hill, 1996. - 726 p.

35. Chang F.С. An accurate and efficient gate level delay calculator for MOS circuits / F.C.Chang, C.F.Chen, P.Subramaiam // Proc. Of 25th ACM IEEE Design Automation Conf. -1988. P.282-287.

36. Chandramouli V. Modeling of effects of temporal proximity of input transitions on gate propagetion delay and transition time / V.Chandramouli, K.A.Sakallah // Proc. Of 32th ACM IEEE Design Automation Conf. 1996.1. Р.617- 622.

37. Chatzigeorgiou A. A modeling technique for CMOS gates / A.Chatzigeorgiou, S.Nikolaidis, I.Tsoukalas // IEEE Trans, on Computer Aided Design. 1999. - Vol. CAD - 18, May. -P.557 - 575.

38. Chau R. A50nm depleted-substrate CMOS transistor (DST) / R.Chau // Technical Digest of International Electron Devices Meeting. 2001. - № 12, Dec. -P. 621-624.

39. Chau R. Advanced depleted substrate transistors: single-gate, double-gate and tri-gate / R.Chau // Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials. Japan, Nagoya, 2002; - № 9. -P.68-69.

40. Chen L.C. A new gate delay model for simultaneous switching and its applications / L.C.Chen, S.K.Gupta, M.Breuer // Design Automation Conference. -2001.-Jun.-P. 289-294.

41. Chen L.C. A new framework for static timing analysis, incremental timing analysis, and timing analysis and timing simulation / L.C.Chen, S.K.Gupta, M.A.Breuer // Proc. Of Ninth Asia Test Symposium. 2000. - P.102-107.

42. Chen W.Y. Test generation for crosstalk-induced delay in integratedcircuits / W.Y.Chen, S.K.Gupta, M.A.Breuer//Proc. Of International Test Conference. 1999. - P. 191 - 299.

43. Cheng K.T. Unified methods for VLSI simulation and test generation / K.T.Cheng, V.D.Agrawal;NorwelI. MA: Kluwer, 1989. - 148 p.

44. Ching-Yuan W. A simple punchtrough model for short-cannel MOSFETs with single channel implantation in VLSI / W. Ching-Yuan // Electron Devices. 1985. - Vol. ED-32, № 9. p. 1704-1707.

45. Delay time modeling for ED MOS logic LSI / T.Tokuda,K.Okazaki, %* K.Sakashita et al // IEEE Transactions on Computer-Aided Design. 1983.

46. Vol.CAD-2, № 3, July. P. 129-134.

47. Deley-time evaluation in ED MOS logic LSI / D.Auvergne, G.Cambou,

48. D.Deschacht et al //ШЕЕ Journal of Solid-State Circuits. 1986. - Vol. SC-21, № 2, April. - P. 337-343.

49. Deschacht D. Explicit Formulation of Delays in CMOS Data Paths // ШЕЕ Journal of Solid-State Circuits / D.Deschacht, M.Robert, D.Auvergne.-1988. Vol. SC-23, № 5, October. - P.1257-1264.

50. Design of ion-implanted MOSFETs with very small physical dimensions / R.H.Dennard, F.H.Gaensslen F.H., H.Yu et al.// IEEE Journal of Solid-State Circuits. -1974. Vol. SC-9, № 10, Oct. - P.256-268.

51. Dobberpuhl D. A 200-MHz 64-b dual-issue CMOS microprocessor / D.Dobberpuhl // ШЕЕ Journal of Solid State Circuits. -1992. № 11, Nov. -P.1555-1567.

52. Elmasry M.I. Capacitance calculation in MOSFET VLSI/ M.I.Elmasry // ШЕЕ Electron Device Letfers. -1982. Vol.3, № 1, January. - 1982. - P.6-7.

53. Elmasry M.I. Digital MOS integrated circuits / M.I.Elmasry // ШЕЕ Press. New York, 1981. - P.4-27.

54. Elmore W.C. The transient response of damped linear networks with particular regard to wide-band amplifiers / W.C.Elmore // Journal of Applied Physics. 1948. - Vol. 19, № 1, Jan. -P. 55-63.

55. Eshvaghian K. Basic VLSI design systems and circuits / K.Eshvaghian, D.Pucknell. New Jersey: Prefecc Hall, 1988. - 216 p.

56. Etiemble D. Microcomputer orieted algorithms for delay evaluation of MOS gates // Proc. 21st Design Automation Conf. 1984. - P.358-364.

57. Fishburn J.P. TILOS: A posynomial programming approach to transistor sizing // Proc. ШЕЕ International Conference on Computer Aided Design (ICCAD) / J.P.Fishburn, A.E.Dunlop. 1985. - №> 11, Nov.- P.326-328.

58. Flynn M. Computer architecture: pipelined and parallel processor design / M.Flynn. New York: Jones and Bartlett Publishers, 1995. - 316 p.

59. Foty D.P. MOSFET modeling with SPICE / D.P.Foty. New Jersey: Prentice Hall, 1997. - 653p.

60. Glasser L.A. Design and analysis of VLSI circuits / L.A.Glasser, D.W. Dobberpuhl; Reading. MA: Addison-Wesley, 1985. - 473p.

61. Glasser L.A. Delay and power optimization VLSI circuits / L.A.Glasser, L.P.J.Hoyje // Proc. ACM ГЕЕЕ 21st Design Automation Conf. 1984. - June. -P.529-535.

62. Grotjohn T. A parametric short-channel MOS transistor model for subthreshold and strong inversion current / T.Grotjohn, B.Hoefflinger // IEEE Transactions on Electron Devices. 1984. - P.234-246.

63. Grotjohn T. A parametric shot-channel MOS transistor model for subthreshold and strong inversion current / T.Grotjohn, B.Hoefflinger // IEEE Journal of Solid-State Circuits. -1984. Vol.SC-19, № 1, February. - P.100-112.

64. Gwennap L. National Semi acquires Cyrix / L.Gwennap // Microprocessor Report. 1997. - Aug. - P.6-7.

65. Gwennap L. CPU vendors deploy half-micron processes / L.Gwennap // Microprocessor Report. 1994. - Apr. - P. 16-20.

66. Gwennap L. 1С makers confront RC limitations / L.Gwennap // Microprocessor Report. 1997-Aug. - P.14-18.

67. Gwennap L. 1С vendors prepare for 0.25-micron leap / L.Gwennap // Microprocessor Report. 1996. - Sept. - P. 11-15.

68. Gwennap L. Microprocessors lead the way to 0.35 microns/ L.Gwennap // Microprocessor Report. -1995. July. - P. 16-20.

69. Habitz P. A new parasitic model extraction tool / P. Habitz // IBM MicroNews. 2001. - Vol. 7, № 1. - P.32-36.

70. Haskard M.R. Analog VLSI design: nMOS and CMOS / M.R.Haskard, I.C.May; Englewood Cliffs. New Jersey: Prentice-Hall, 1988. - 243 p.

71. Hayashi T. Hot carrier injection in PMOSFETs / T.Hayashi, A.Uchiyama // OKI Technical Review. -1991. Sept. - P. 59-62.

72. Hayes J.P. A unified switching theory with applications to VLSI design/J.P.Hayes//Proc. IEEE. 1982. -Vol.70. -P.l 140-1154.

73. Hedensterna N. CMOS circuit speed and buffer optimization /

74. N.Hedensterna, K.O.Jeppson // IEEE Transactions on Computer-Aided Design. 1987. - Vol. CAD-6, № 2, Mar. - P. 270-281.

75. Hedlund K. Models and algoritms for transistor sizing in NMOS circuits / K.Hedlund // Internastional Conference on Computer Aided Design. -Santa Clara, 1984. Nov. -P.132-142.

76. Hodges D.A. Analysis and Design of Digital Integrated Circuits/ D.A.Hodges, H.G.Jakson. New York: McGraw Hill, 1985. - 381 p.

77. Hoeffinger B. Model and performance of hot-electron MOS transistors 9 for VLSI / B.Hoeffinger, H.Sibbert, G.Zimmer // IEEE Journal of Solid-State

78. Circuits. -1991. Vol. SSC-23, № 4. - P.213-221.

79. Hon A. High speed 0.1 цт dual gate CMOS with low energy phosphorus/boron implantation and cobalt salicide / A.Hori // International Electronic Devices Meeting.- 1996. P.575-578.

80. Hitchcock R.B. Timing verification and timing analysis program / R.B. Hitchcock // Proc. Of 19th ACM / IEEE Design Automation Conf. 1982. -P.594-604.

81. Ни C. Future CMOS scaling and reliability / C.Hu // Proceedings of the IEEE. 1993: - May. - P. 682-689.

82. Ни C. Gate oxide scaling limits and projection / C.Hu // International Electronic Devices Meeting. 1996. - № 2. - P. 319-322.

83. Ни C. Hot-electron effects in MOSFETs / C.Hu//International Electronic Devices Meeting. 1983 - P.176-185.

84. Ни С. Hot-electron induced MOSFET degradation model, monitor, and improvement / C.Hu // IEEE Transactions on Electron Devices. - 1985. -Vol. ED-21, № 3. - P.375-385.

85. Ни С. MOSFET scaling in the next decade and beyond / C.Hu // Semiconductor International. 1994. - № 6, June. - P. 105-119.

86. Ни С. Design tradeoffs between surface and buried-channel FET's/ C.Hu, R.Bruce // IEEE Transactions on Electron Devices. 1985. - № 2. - P.584-588.

87. Huang X. Sub 50-nm FinFET: PMOS / X.Huang // Technical Digest of International Electron Devices Meeting. 1999.- № 12. - P.67-70.m 82. Huber J.P. Successful ASIC Design the First Time Through / J.P.Huber,

88. M.W.Rosneck. New York: Van Nostrand Reinhold, 1991.-200 p.

89. Huizer C.M. Power dissipation analysis of CMOS VLSI circuits by means of switch-level simulation / C.M.Huizer // Proc. of 16th European Solid-State Circuit Conf. 1990. - P. 61-72.

90. Jain S. Measurement of threshold voltage and channel length of submicron MOSFETs / S.Jain // Proc. Inst. Elec. Eng. 1988. - Vol. 135, pt. I. -P.1988-1999.

91. Jouppi N.P. Timing analysis for nMOS VLSI / N.P.Jouppi // Proc. 20th

92. Design Automation Conf. 1983. - P.411-418.

93. Jun Y.H. An accurate and efficient delay time modeling for MOS circuits using polynomial approximation / Y.H. Jun, K.Jun, S.B.Park // IEEE Transactions on Computer Aided Design. 1989. - Vol. CAD-8, Sept. - P. 10271032.

94. Kakumu M. Design optimization methodology for deep-submicrometer CMOS device at low-temperature operation / M.Kakumu // IEEE Transactions on Electron Devices. 1992. - P.370-377.

95. Kakumu M. Choice of power-supply voltage for half-micrometer andlower submicrometer CMOS devices / M.Kakumu, M.Kinugawa, K.Hashimoto // IEEE Transactions on Electron Devices. 1990. - Vol. ED-26, № 5. - P. 1334-1342.

96. Kang S.M. A design of CMOS polycells for LSI cicuits / S.M.Kang // IEEE Trans. On Circuits and Systems. 1981. - Aug. - P.838-843.

97. Kang, S.M. CMOS digital integrated circuits: analysis and design / S.M.Kang, Y.Leblebici. New York: McGraw-Hill, 1996 - 614 p.

98. Kao W.H. Algorithms for automatic transistor sizing in CMOS digital circuits / W.H.Kao, N.Fathi, C.H.Lee // IEEE Proc. of the 22nd Design Automation Conference, Xerox Corporation, Electronics Division. 1985. - P.781-784.

99. Kielkowski R.M. Inside SPICE: Overcoming the Obstacles of Circuit Simulation / R.M.Kielkowski. New York: McGraw-Hill, 19941 - 188 p.

100. Lee C.M. An algorithm for CMOS timing and area optimization / C.M.Lee, H.Soukup // IEEE Journal of Solid State Circuits. 1984. - Oct. -P.781-787.

101. Lee K. Room temperature 0.1 цт CMOS technology with 11.8ps gate delay / K.Lee // International Electronic Devices Meeting. 1993. - P. 131-134.

102. Lee K. Semiconductor Device Modeling for VLSI / K.Lee. New Jersey: Prentice Hall, 1993. - 312 p.

103. Leobandung E. High performance 0.18 цт SOI CMOS Technology / E.Leobandung // IEEE International Electron Devices Meeting Technical Digest. -1999. P.679-682.

104. Lewis E. Optimization of device area and overall delay for CMOS VLSI designs / E.Lewis // Proceedings of the IEEE. 1984. - P.670-689.

105. Liu Z. Threshold voltage model for deep-submicrometer MOSFETs / Z.Liu // IEEE Transactions on Electron Devices. 1993. - Vol. ED-20, № 4. -P;86-95.

106. Liu Z. Small-signal MOSFET models for analog circuit design/ Z.Liu, L.Nagel // IEEE Journal of Solid State Circuits. 1982. - № 2. - P.983-998.

107. Long S. I. Gallium Arsenide digital integrated circuit design / S.I.Long, S.E.Butner. New York: McGraw-Hill, 1990. - 486 p.

108. Maes W. SIMPAR: A versatile technology independent parameter extraction program using a new optimized fit-strategy / W.Maes, K.M.Meyer,

109. H.Dupas I I IEEE Transactions on Computer Aided Design. 1986. - Vol. CAD-5, № 2, April. - P.458-467.

110. Marculescu R; Switching activity analysis considering spatiotemporal correlations / R.Marculescu, D.Marculescu, M.Pedram // Proc. IEEE International Conference on Computer Aided Design (ICCAD). 1994. - P.294-305.

111. Massobrio G. Semiconductor device modeling with SPICE/ G.Massobrio, P.Antognetti. New York: McGraw-Hill, 1993. - 479 p.

112. Matson M.D., Glasser L.A. Macromodeing and optimization of digital MOS VLSI circuits / G.Massobrio, P.Antognetti // IEEE Transactions on Computer Aided Design. -1986. Vol. CAD-5, Oct. - P.659-678.

113. Mayaram K. A model for the electric field in lightly doped drain structures / K.Mayaram // IEEE Transactions on Electron Devices. 1987. - Vol. ED-20, № 3. - P. 1509-1519.

114. McCalla W.J. Fundamentals of computer-aided circuit simulation / W.J.McCalla. Boston: Kluwer, 1988. - 175 p.

115. McFarland G.W. CMOS technology scaling and its impact on cache delay Электронный ресурс.: Ph.D. thesis / G.W.McFarland; Stanford University. 1998 - 147 p.//http://umunhum.stanford.edu/mcfarland/thesis.ps.

116. McWilliams T.M. Verification of timing constraints on large digital systems / T.M.McWilliams // Proc. IEEE 17th Design Automation Conf. 1980. -P.139-147.

117. Mead C.A. Introduction to VLSI Systems / C.A.Mead, L.A.Conway; Reading. MA: Addison-Wesley, 1980. - 396 p.

118. Mead C.A. Minimum propagation delays in VLSI / C.A.Mead, M.Rem // IEEE Journal of Solid-State Circuits. 1986. - Vol.SC-17. - P. 1121-1130.

119. Mead C. A. Analog VLSI and Neural Systems / C.A.Mead; Reading. -MA: Addison-Wesley, 1989. 371p.

120. Merckel G. A simple model of the threshold voltage of short and narrow channel MOSFETs / G.Merckel // Solid State Electronics. 1980. - № 1. -P.1207-1212.

121. Merckel G. An accurate large-signal MOS transistor model for use in computer-aided design / G.Merckel // IEEE Transactions on Electron Devices. -1972. -№ 2. P.681-690.

122. Meta Software. HSPICE User's Manual, 1996. 1300 White Oaks Road, Campbell, CA 95008 - 421 p.

123. Meyer J.E. MOS models and circuit simulation / J.E.Meyer // RCA Rev. NJ, Princeton: RCA Labor., 1971. - Vol.32, Mar. - P.42-63.

124. Miczo A. Digital Logic Testing and Simulation / A.Miczo. New York: Harper and Row, 1994: - 414 p.

125. Mii Y. Performance consideration for the scaling of sub-micron on-chip interconnections / Y.Mii // Submicrometer Metall ization: The Challenges, Opportunities and Limitations / The International Society for Optical Engineering. -1992. P.332-341.

126. Ming-Yer C. An efficient two-demensional model for CMOS latchip analysis / C.Ming-Yer, W.Ching-Yuan // Solid State Electronics. 1986. - Vol. SE -9, № 4. - P.295-407.

127. Moazzami R. Projecting the minimum acceptable oxide thickness for time-dependent dielectric breakdown / R.Moazzami // International Electronic Devices Meeting. -1988. P.710-713.

128. Momose H. High-frequency AC characteristics of 1.5nm gate oxide MOSFETs / H.Momose // International Electronic Devices Meeting. 1996. -P.105-108.

129. Mukherjee A. Introduction to nMOS and CMOS VLSI Systems Design / A.Mukherjee; Englewood Cliffs. NJ: Prentice-Hal, 1986. - 370 p.

130. Muller R.S. Device electronics for integrated circuits / R.S.Muller, T.I.Kamins. New York: Wiley, 1986. - 404p.

131. Murabayashi F. 3.3-V BiCMOS circuit techniques for a 120-MHz RISC microprocessor 7F. Murabayashi // IEEE Journal of Solid State Circuits. Vol.5, №2.-1994.-P. 298-302.

132. Nabavi-Lishi A. Inverter models of CMOS gates for supply current anddelay evaluation / A.Nabavi-Lishi // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 1994. - № 5. - P.1271-1279.

133. Nagel L.W. SPICE 2: A computer program to simulate semiconductor circuits / L.W.Nagel // Tech.Memo. Electron. Res. Lab. USB CA, Berkeley: Univ. of Calif., 1975. - M520, May. - P.567-578.

134. Najm F.N. Extreme delay sensitivity and the worst-case switching activity in VLSI circuits / F.N.Najm, M.Y.Zhang // Design Automation Conference (DAC-95). 1995. - P.623-628:

135. Nathan V. Gate-induced drain leakage current in MOS devices / V.Nathan, N.Das // IEEE Transactions on Electron Devices -1993. — Vol. ED-22, № 3. P. 1888-1990.

136. Ng K.K. Analysis of the gate-voltage-dependent series resistance of MOSFET's / K.K.Ng, W.T.Lynch // IEEE Transactions on Electron Devices. -1986. -Vol.ED-33. -P.965-981.

137. Nilsson J. W. Introduction to Pspice / J.W.Nilsson, S.A.Riedel; Reading. MA: Addison-Wesley, 1993. - 154p.

138. Ogura S. Design and characteristics of the lightly doped drain-source (LDD) insulated gate field-effect transistor / S.Ogura // IEEE Transactions on Electron Devices. 1980. - Vol. ED-33. - P.1359-1367.

139. Oh S. Technological limitations in submicron on-chip interconnect / S.Oh//Submicrometer Metallization: The Challenges, Opportunities and Limitations / The International Society for Optical Engineering. 1992. - P.324-331.

140. O'Neill A. Deep submicron CMOS based on silicon germanium technology / A.OTSTeill: // IEEE Transactions on Electron Devices.- 1996. -Vol. ED-33, № 2.-P.911-918.

141. Optimization-based transistor sizing / J.M.Shyu, A.L.Sangiovanni

142. Vincentelli, J.P.Fishburn, A.E.Dunlop // IEEE Journal of Solid State Circuits. -1988. -Vol. SC- 23, № 2, April. P. 356-361.

143. Parke S. Design for suppression of gate-induced drain leakage in LDD MOS-FETs using a quasi-two-dimensional analytical model / S.Parke// IEEE Transactions on Electron Devices. 1992. - № 4. - P.1694-1703.

144. Pillage L. Asymptotic waveform evaluation for timing analysis/ L.Pillage, R.Rohrcr // IEEE Trans. Computer-Aided Design. 1990. - Vol. CAD-9, №4, Apr.-P. 352-366.

145. Pilling D.J. A circuit model for predicting transient delays in LSI logic systems / D.J.Pilling, G.Skalnik // Proc. 6th Asilomar Conference on Circuits and Systems. 1972. - P. 424-428.

146. Pimbley J. Advanced CMOS Process Technology / J.Pimbley // Academic Press. -1989.-P.l 12-118.

147. Poorter T. A DC model for a MOS-transistor in the saturation region / T.Poorter // Solid State Electronics. 1980. - Vol.SSE-21, №1.- P.765-772.

148. Price Т.Е. Introduction to VLSI technology / T.E.Price; Englewood Cliffs, NJ: Prentice-Hall, 1994. 280p.

149. Rabaey J. Digital Integrated Circuits: A Design Perspective / J.Rabaey; Englewood Cliffs. NJ: Prentice-Hall, 1996. - 700p.

150. Rahmat K. A scaling scheme for interconnect in deep-submicron processes / K.Rahmat // Tech. Rep. Hewlett-Packard Laboratories. № 7. - 1995. -P.329-339.

151. Rao V. B. Switch-level timing simulation of MOS VLSI Circuits / V.B.Rao. Boston: Kluwer, 1989. - 209 p.

152. Rawabuchi T. Channel-implant dose dependence of hot-carrier generation and injection in submicrometr buried-channel PMOSFETs/

153. T.Rawabuchi // ШЕЕ Transactions on Electron Devices. -1985. -Vol.ED-32, № 9. -P.1685-1687.

154. Rossel P. Accurate two sections model for MOS transistor in saturation / PJRossel // Solid State Electronics-1976. -Vol.SSE-21, № 3. P.51-56.

155. Rubenstein J. Signal delay in RC network/ J.Rubenstein, P.Penfield, M.A.Horowitz // IEEE Transactions on Computer-Aided Design. 1983. - Vol. CAD-2, July. - P.202-211.

156. Sakurai T. Approximation of wiring delay in MOSFET LSI/ T.Sakurai // IEEE Journal of Solid State Circuits. Aug. -1983. - P. 418-426.

157. Sakurai T. Simple formulas for two and three dimensional capacitances / T.Sakurai // IEEE Transactions on Electron Devices. 1983. - P.183-189.

158. Sakurai T. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas / T.Sakurai, A.Newton // IEEE Journal of Solid State Circuits. 1990. - Vol.SC-25, Apr. - P. 584-594.

159. Sakurai T. Delay analysis of series-connected MOSFET circuits / T.Sakurai, A.Newton // IEEE Journal of Solid State Circuits. 1991. -Vol.SC-26, №2, Feb. - P.122-131.

160. Saraswat K. Effect of scaling interconnections on the time delay of VLSI circuits / K.Saraswat, F.Mohammadi// IEEE Transactions on Electron Devices. 1982. - № 2. - P.645-650.

161. Schuegraf К., Ни C. Effects of temperature and defects on breakdown lifetime of thin Si02 at veiy low voltages / K.Schuegraf, C.Hu // IEEE Transactions on Electron Devices. 1997. -№ 5. - P. 1227-1232.

162. Semiconductor Industry Association. The national technology roadmap for semiconductors. San Jose: CA, 1999. - 115p.

163. Sheu B.J. BSIM: Berkeley Short-Channel IGFET Model for MOS Transistors / B.J.Sheu, D.L.Scharfetter, P.K.Ko, M.C.Jeng // IEEE Journal of Solid State Circuits. 1987. -Vol.SC-22, № 4, August. - P.558-566.

164. Shichman H. Modeling and simulation of insulated-gate field-effect transistor switching circuits / H.Shichman, D.Hodges // ШЕЕ Journal of Solid State Circuits. -Vol.SC-3, September. 1968. - P. 285-289.

165. Shih Y.A. ILLIADS: A fast timing and reliability simulator4 for digital MOS circuits / Y. A. Shih, Y.Leblebici, S.M.Kang//IEEE Transactions on Computer-Aided Design. 1993. - Vol.CAD-12, Sept. - P.1387-1402.

166. Shoji M. CMOS digital circuit technology / M.Shoji; Englewood Cliffs. NJ: Prentice-Hall, 1988. - 434 p.

167. Shoji M. High Speed Digital Circuits / M.Shoji; Reading. MA: Addison-Wesley, 1996. - 360p.

168. Simmons J.G. An analytical treatment of the performance of submicrometr FET logic / J.G.Simmons, G.W.Taylor // IEEE Journal of Solid-State Circuit. 1985. -Vol. SC-20, № 6, December. - P. 1242-1250.

169. Singer P. The interconnect challenge: Filling small, high aspect ratio contact holes / P.Singer // Semiconductor International. 1994. - Aug. - P.57-64.

170. Smeys P. A High Performance 0.13 цт SOT CMOS Technology with Cu interconnects and Iow-k BEOL Dielectric / P. Smeys // Symposium on VLSI Technology Digest of Technical Papers. 2000. - P. 184-185.

171. Sze S. VLSI Technology / S.Sze. New York: McGraw-Hill, 1988.676 p.

172. Tadanori Y. Process and device performance of lmkm-channel n-well CMOS technology / Y.Tadanori // IEEE Journal of Solid-State Circuit. 1984. -Vol. SC-19, № 1. - P. 5-12.

173. Takeda E. An empirical model for device degradation due to hot carrier injection / E.Takeda, N.Suzuki // IEEE Electron Device Letters. -1983. P.l 11-113.

174. Taur Y. High performance 0.1 pm CMOS devices with 1.5V power supply / Y.Taur // International Electronic Devices Meeting. 1993. - P. 127-130.

175. Terman C.J. Simulation tools for VLSI in VLSI CAD: Tool and Applications / C.J.Tennan.- Boston, Mass.: Kluwer Academic,!987. 21 lp.

176. The impact of scaling laws on the choice of n-channel or p-channel for MOS VLSI / P.K.Chatterjee, W.R.Hunter, I.C.Holloway, Y.T.Lin // IEEE Electron Device Letters. 1980. - P.220-228.

177. Thompson S. MOS scaling: Transistor challenges for the 21st Centuiy / S.Thompson, P.Packan, M.Bohr // Intel Technology Journal. 1998. - Vol.Q 3. -P. 1-19.

178. Troutman R.R: VLSI limitations from drain-induced barrier lowering / R.R.Troutman // IEEE Transactions on Electron Devices. 1979. — Vol.ED-26, №4 -P.461-468.

179. Tsang P. Fabrication of high-performance LDDFET's with oxide sidewall-spacer technology / P.Tsang // IEEE Transactions on Electron Devices. -1982. Vol.ED-26, № 3. - P. 590-596.

180. Tsividis Y.P. Operation and Modeling of the MOS Transistor / Y.P.Tsividis. New York: McGraw-Hill, 1987. - 505p.

181. Visweswariah C. Piecewise approximate circuit simulation / C. Visweswariah, R.A.Rohrer // IEEE Transactions on Computer-Aided Design. -1991. Vol. CAD-10. - P. 861-870.

182. Vladimirescu A. The simulation of MOS integrated circuits using SPICE 2 / A.Vladimirescu, S.Liu // Tech.Memo. Electron. Res. Lab. -CA, Berkeley: Univ. of Calif., 1980. P.401-419.

183. Wang K. A 21-ns 32Kx8 CMOS static RAM with a selectively pumped p-well array / K.Wang // IEEE Journal of Solid State Circuits. 1987. - Vol. SC-7, № 3. -P.704-711.

184. Wang P. Double boron implant short-channel MOSFET / P.Wang // IEEE Transactions on Electron Devices. 1977. - № 2. - P. 196-204.

185. Wang P. Interface trap effect on gate-induced drain leakage current in submicron N-MOSFET's / P.Wang // IEEE Transactions on Electron Devices. -1994. -№ 2. P.2475-2477.

186. Waser S. Introduction to arithmetic for digital systems designers / S.Waser, M.J.Flynn. New York: Holt, Rinehart, and Winston, 1982. - 308 p.

187. Watts J. Extraction of Compact Model Parameters for ULSI MOSFETs Using A Genetic Algorithm / J.Watts // Tech. Proc. of the Second Int'l Conf. on Modeling and Simulation of Microsystems. 1999. - P. 176-179.

188. Wenour D.W. Fabrication and characteization of submicron transistors with p+polysilicon gates / D.W.Wenour, D.Cham // International Electronic Devices Meeting (EDM). 1985. - P.212-215.

189. Weste N.H.E Principles of CMOS VLSI design: A systems perspective / N.H.E.Weste, K.Eshraghian. 2nd ed. - Reading, MA: Addison-Wesley, 1993. — 713 p.

190. Wolf W.H. Modern VLSI design: A systems approach / W.H.Wolf; Englewood Cliffs. NJ: Prentice-Hall, 1994. - 468p.

191. Wolf W.H. Silicon processing for the VLSI era / W.H.Wolf// Latticei

192. Press. 1995.-Vol. 3. - P.235-241.

193. Wong C.Y. Doping of n+ and p+ polysilicon in a dual-gate CMOS process / C.Y.Wong // Proceedings of the International Conference on Computer Design.-1988.-P.238-247.

194. Yamabe K. Time-dependent dielectric breakdown of thin thermally grown Si02 films / K.Yamabe, K.Taniguchi // IEEE Transactions on Electron Devices. 1985. - № 2. - P.423-428.

195. Yoshida T. Quantitative analysis of tunneling current through ultra thin gate oxides / T.Yoshida//Japanese Journal of Applied Physics. 1995.-P.L903-L906.

196. Yu S. A physical parametric transistor model for CMOS circuits simulation / S.Yu, A.F.Franz, T.G.Mihran // IEEE Transactions on Computer-Aided Design. -1988. Vol. CAD-7, № 10. - P.1038-1052.