автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Анализ топологических характеристик БИС двухматричных вычислительных устройств

РГ6 од

САНКТ-ПЕТЕРБУРГСКИЙ ГОСУДАРСТВЕННЫЙ ЭЛЕКТРОТЕХНИЧЕСКИЙ

2 1 ШОН 1993 ушверситег

На правах рукописи

ШРАТ АБДУЛ КАТИМ ФАТТАХ

АНАЛИЗ ТОПОЛОГИЧЕСКИХ ХАРАКТЕРИСТИК БИС ДВУХМАТГИЧШХ КМСЛНТЕШЬННХ УСТРОЙСТВ

Специальность: 05.13.05 - элементы и устройства вычислительной

техники и систем управления

АВТОРЕФЕРАТ диссертации на соискание.ученой степени кандидата технических наук

Санкт-Петербург - 1993

Работа выполнена в Санкт-Петербургском государственном электротехническом университете.

Научный руководитель -кандидат технических наук доцент ШУМИЛОВ Л.А.

Официальные оппоненты: доктор технических наук профессор ЧЕРНЯВСКИЙ Е.А., кандидат технических наук ТОЛКОДУБОВА Е.И.

Ведущая организация - ЛОНИИР.

'Защита диссертации состоится ________ 1993 г.

в// час. на заседании специализированного совета К 063.36.04 Санкт-Петербургского государственного электротехнического уни-вера гета по адресу: 197Э76, Санкт-Петербург, ул.Проф.Попова,5.

С диссертацией можно ознакомиться в библиотеке университета.

Автореферат разослан ___________ 1993 г.

Ученый секретарь специализированного совета

Юрков Ю.В,

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Акт^альность_темы. Матричными вычислительными устройствами (МВУ) называют комбинационные схемы, основанные на структурной пространственной реализации методов выполнения различных операций. MBУ содержит матрицу базовых ячеек (БЯ), каждая из которых, как правило, состоит из полного одноразрядного сумматора или вычитателя и входной логической схемы. Типичным представителем МВУ является матричный умножитель. Известны МВУ для выполнения операций деления, вычисления различных стандартных функций, выполнения операций над многочленами и элементами конечных полей. Библиография по МБУ весьма обширна. Многие советские ученые внесли вклад в развитие МВУ. Это В.Б.Смолов, А.М.Оранский, В.Д.Байков, А.М.Шауман, Л.А.Шумилов. Из зарубежных исследователей необходимо отметить McJitbiaT.C.,GtuM H.H.,

߻ktr P.W.

Особый интерес к МВУ, породивший в свое время большое голи-чество работ по их разработке, был вызван рядом свойств, потенциально делающих их удобными для реализации в виде БИС. Это -■ регулярность структуры и отс'Л'ствие внутрисхемных тактирующих импульсов. Тем не менее практическая реализация МВУ в течение долгого времени была затруднена по организационно-экономическим причинам. Достигнутый уровень интеграции микросхем позволял реализовывать часть конкретного МВУ (что требовало для всего устройства многокристальной реализации), либо - лишь в некоторых случаях и для фиксированной разрядности - в виде законченной ЕИС. Однако, потребность в таких БИС, отнесенная к трудоемкости разработки законченного изделия, делала реализацию МВУ экономически невыгодной.

Современная ситуация в области средств и методов разработки БИС значительно отличается от той, какая имела место в начальный период исследований МВУ. Эти отличия заключаются в следующем:

а) Степень.интеграции возросла до уровня, когла МВУ может быть реализовано в виде функционального фрагмента БИС. Это обстоятельство снимает проблемы реализации в виде законченного изделия, перенося вопрос о целесообразности применения МВУ в плоскость структурного этапа проектирования BIG, когда необходимо рассмотреть возможно большее число конкурирующих структурных ре-

тений и отобрать наилучшее по системным параметрам.

б) Открывается возможность реализации для МВУ специализированных кремниевых компиляторов, чему в значительной мере способствует хорошая параметризуемость фрагментов МВУ. Это обстоятельство позволит существенно снизить издержки при разработке топологии МВУ.

в) Матричные умножители из уникального изделия превратились в рядовой мегафрзгмент, встраиваемый в конструкцию БИС по мере необходимости. Опыт проектирования и реализации фрагментов - матричных умножителей - легко переносится на фрагменты -матричные вычислительные устройства, ибо по составу базовых ячеек и по структуре МВУ заслуживают термина - "умножителепо-добные".

Доказательства справедливости приведенных соображений можно найти, например, в области БИС новых поколений сигнальнях -процессоров.-в структуру_которых -встраиваются специализированные функциональные фрагменты для быстрого выполнения длинных арифметических операций.

На фоне возросшего практического интереса к разработкам в области МВУ однако обнаружилось, что существующие работы в этой области рассматривают вопросы структурной и функционально-логической организации, но совершенно не затрагивают вопросы технической реализации.в виде СБИС. Опейки аппаратных и временных ' затрат приводятся для конкретных систем элементов малой степени интеграции и носят чисто теоретический характер (например, аппаратные затраты измеряются в сотнях корпусов интегральных схем). Особенности реализации в виде СШС никак-не отражаются в структурах и функциональных схемах предлагаемых МВУ.

Цель диссертацконнойработы в общем Ьиде может быть сформулирована следующим образом: базируясь на богатом и обширном материале по разработке МВУ на верхних уровнях проектирования, привести исследования, обеспечивающие разработку МВУ на уровнях, связанных с их технической реализацией в виде функциональных фрагментов БИС - на схемотехническом и топологическом уровнях. Среди вопросов, подлежащих разработке, основными были следующие:

I) поиск новых схемно-топологичесних вариантов МВУ, обладающих улучшенными характеристиками по быстродействию и затра-

там площади кристалла;

2) анализ и оптимизация электрических, временных; и типологических характеристик МВУ - фрагментов БИС;

3) получение опенок реализаций МВУ по затратам площади кристалла и быстродействию в параметриэированной форме, например, в виде функции от разрядности разрабатываемого устройства;

4) разработка.автоматизированных средств генерации топологии МВУ.

Настоящая диссертационная работа выполнялась автором в составе группы, проводившей исследования по указанной тематике. В концептуальном плане ее можно рассматривать как развитие предшествующей диссертационной работы Одишо С.Я. [3] , выполненной в этой же группе и защищенной в 1992 г. Работа Одишо С.Я. охватывала задачи, связанные с проектированием МВУ, представляющих собой одиночную матрицу базовых ячеек.

Объектом исследования настоящей работы являются МВУ, структурно представляющие собой две взаимодействующие матрицы базовых ячеек. Одна из них - управляющая матрица по значениям входного аргумента вырабатывает вектор управляющих сигналов, кото-'~рые воздействуют на динамические процессы, протекающие во второй - вычисляющей матрице; с ее выходов.снимаются требуемые результаты вычислений. Наличие механизма взаимодействия вносит спевифтеские моменты в процесс схемотехнического и топологиче-- ского проектирования двухматричных МВ/.

Структурные признаки двухматричных МВУ присущи довольно обширному классу устройств, позволяющих вычислять прямые и обратные тригонометрические, гиперболические и степенные функции [I., 2] . Всех их объединяет общее свойство: они являются комбинационными схема»™, основанными на структурной пространственной реализации алгоритмов класса "цифра за цифрой". Хотя результаты диссертационной работы имеют значимость для всего класса указанных схем МВУ, с целью конкретизации материалов исследования был выбран один из типов МВУ, а именно МВУ для вычисления йтх/соза . Среди других причин, по которым было отдано предпочтение указанному типу, были соображения практической значимости: именно г?т<я* тип МВУ предполагался для реализации в видэ функционального фрагмента п структуре разрабатываемой Б1С синтезатора частот.

На£чная_новиэна состоит в развитии теорий и практики проектирования матричных вычислительных устройств. При выполнении работы получены следующие основные результаты:

1) предложены элементы методики проектирования топологии двухматричных МВУ в виде функциональных фрагментов КМОП ШС;

2) получены оценки аппаратных затрат и быстродействия в параметрязлрованной форме для КМОП МБУ для вычисления

Практическим результатом работы является разработка специализированного кремниевого компилятора топологии МВУ для вычисления 5тх / со&х , параметризированной по разрядностям аргумента и вычисляемой функции.

Апробация.работы, публикации

Материалы, приведенные в диссертационной работе, докладывались на научно-технической конференции професс орско-препэда-^мельского~состава~ЛЗта и?л.-В.И.Ульянова-(Денина)_в_1990 г.

По материалам диссертации опубликованы две печатные работы,

Структура и объем работы. Диссертационная работа содержит 149 страниц машинописного текста, 48 рисунков, 9 таблиц; состоит из введения, трех глав, заключения, списка литературы и приложения.

КРАТКОЕ СОДЕРЖАНИЕ РАБОТЫ

Развернутое введение диссертационной работы состоит из трех разделов. В первом - излагается история и современное, состояние исследований в области матричных вычислительных устройств, обосновывается тезис об актуальности разработки вопросов, связанных с реализацией МВУ в виде фрагментов БИС. Во втором разделе в общепринятой форме конкретизируются объект и пели исследования, дается общая характеристика работы. В третьем разделе приводятся аннотации глав диссертации с особым выделением связей с работами предшественников и материала, непосредственно излагающего научные и практические -результаты, принадлежащие автору. "

В первой главе производится фиксация объекта исследования на структурном уровне. МВУ, по определению, представляют собой

развертку алгоритма в пространстве в виде комбинационной схемы. Поскольку первичным источником их порождения являются алгоритмы, то общность порождающих источников очевидно должна давать в результате и общность в структурной организации МВУ для различных операций.

Для двухматричных вычислительных устройств общим источником их порождения являются алгоритмы класса "цифра за цифрой", для которых сдним из характерных признаков является двухэтал-ность построения итерационного цикла. На первом этапе аргументы элементарных функций, заданные кг -разрядными кодами в двоичной позиционной системе счисления, преобразуются в промежуточную систему счисления с цифрами ^ , где вес I гго разряда определяется различными способами, например: Ип(1±<*1), агсЦзГ*, АгЩЯ . На втором этапе производится собственно вычисление < элементарной функции и преобразование из промежуточной систеыы счисления в двоичную, в которой представляются значения функции. В структуре МВУ это проявляется в возможности декомпозиции схемы на две матрицы: управляющую, преобразующую аргумент функций в набор управляющих сигналов , и вычисляющую, которая под воздействием управляющих сигналов по сигналам начальных условий, поданным на ее вход,' определяет значения вычисляемой функции.

Вторым структурным признаком двухматричных вычисляющих устройств является наличие.константных входов в ячейка:: всех строк управляющей матрицы. При нематричном способе построения вычислителя соответствующие константы обычно хранятся в ПЗУ. Особенность МВУ состоит в том, что значения констант оказываются "зашитыми" в структуру управляющей матрицы, и не требуется дополнительного узла в виде ПЗУ, где эти константы также "зашиты", но уже другим - технологическим способом. Важность этого признака состоит в том, что для двухматричных вычислительных устройств имеется возможность исключения в виде последовательной процедуры редукции ряда базовых ячеек управляющей матрицы, либо их преобразования в ячейки более простой конструкции. Указанный второй признак проявляется на схемотехническом этапе при расчете задержек матричного устройства и при формировании генерального плана МЯУ, позволяя применить метод формирования от' ядра.

_ б -

Структурные свойства двухматричных вычислительных устройств продемонстрированы на примере устройства для определения S\y\x/cjo*x . Вычисляющая матрица устройства состоит из базовых ячеек БЯВ, организованных в m столбцов и ( п-1 ) строк и содержащих каждая два одноразрядных двоичных сумматора и два сумматора по модулю два. На верхнюю строку из БЯВ подаются начальные условия ЗСо и Уо в виде двух м-разрядных двоичных кодов. С нижней строки снимаются требуемые значения функций s\rv эс. и со вас. . Ile горизонтали строки из БЯВ пронизываются шинами управляющих сигналов » которые в свою очередь

снимаются с выходов управляющей матрицы. Последняя после выполнения процедуры редукции оказывается состоящей из базовых ячеек четырех типов и имеет треугольную форму. Ячейки верхней строки управляющей матрицы' принимают m -разрядный аргумент X , выраженный в двоичных долях полукруга. Каждая последующая строка имеет на единицу меньшее число базовых ячеек. (J диагональных базовых ячеек снимаются управляющие сигналы . Максималь-

ная по сложности базовая ячейка управляющей матрицы содержит одноразрядный двоичный сумматор и инвертор, минимальная по сложности, но не вырожденная - только инвертор. -

Сформированная схема МВУ была верифицирована с помощью моделирующей программы, описание которой приведено в завершающем разделе главы. Программа состоит из двух частей и реализует кольцевой метод контроля функционирования. Первая часть представляет собой модель структурной схемы исследуемого МВУ; по заданным' значениям аргумента на eé выходе формируются значе- . ния функций sw» *. / со&х . Вторая часть программы по этим значениям функций восстанавливает значение аргумента, которое в завершающем блоке сравнивается с исходным. Восстановление выполняется методом "цифра за цифрой", примененным для расчета обратных тригонометрических функций. В качестве значений исходного аргумента использовались всевозможные сочетания нулей и единиц в -разрядной сетке, соответствующие допустимому диапазону от до +( Я/г).

Вторая глава посвящена схемотехническому и топологическому этапам проектирования исследуемого МВУ. Описаны схемотехнические конфигурации базовых ячеек МВУ. Для их построения использована чисто комплементарная схемотехника, ибо она в наибольшей степени

соответствует одной из основных особенностей МВУ - устройства представляют собой комбинационные схемы, не содержащие элементов памяти и обратных связей и не имеющие внутрисхемной синхронизации.

Особенность двухматричных вычислительных устройств состоит в тем, что срабатывание ячеек управляющей и вычисляющей матриц происходит параллельно. Это обстоятельство необходимо учитывать при расчете быстродействия устройства в целом. Он начинается с определения критического пути распространения сигнала в кавдой матрице и вычисления времени задержки в логических узлах. В работе расчет критического пути выполнен в символическом (формульном) виде, где задеркки, вносимые логическими узлами, обозначены идентификаторами узлов без указания их конкретных числовых значений. Результаты расчета оформлены в виде таблиц, являющихся эквивалентами графов задержек. В таблицах для каждого логического узла указаны не только принятые решения по критическому пути, но и условия, соответствующие области применимости принятогорешения. Для исследуемого МВУ оказалось возможным записать эти условия в такой форме, что становится очевидной их абсолютная выполнимость при принятых схемных конфигурациях логических узлов. В результате суммарное выражение для зацержки по критическому пути оказалось инвариантным к ширинам каналов транзисторов.

Критический путь распространения информации состоит из двух"частей. Первая часть проходит по строкам управляющей матрицы вплоть до строки с номером

)• -(м-уд^рст-ои^м^-рст-^чр-иУ р 2Р

где т- разрядность МВУ;

М- задержка сумматора по модулю 2; Р и ¿> - задержки каскадов формирования переноса и суммы в сумматоре базовой ячейки; - количество задержек инверторов, учитываемых в расчете критического пути (задается табличной функцией от•т ).

Далее критический путь продолжается по строкам вычисляющей матрицы: Суммарная его длина равна

где Л - число итераций, реализуемых в МВУ; и<*ц .

Как уже указывалось, управляющая и вычисляющая матрицы состоят из базовых ячеек, элементы которых совпадают или похожи. В качестве главной формообразующей единицы обеих матриц был принят основной топологический элемент (ОЭ) ячейки вычисляющей, матрицы, функционально содержащий двоичный одноразрядный сумматор и сумматор по модулю два. Проектирование топологии ОЭ проводилось в составе ядра вычисляющей матрицы, составленного из массива подобных ячеек со всеми необходимыми глобальными и локальными связями. Топологические примитивы ОЭ сгруппированы в четырех зонах: зоне М - для узла сумматора по модулю два, зонах Р и —-- для-узлов, вырабатыващих_инверсные сигналы переноса и суммы одноразрядного двоичного сумматора, зоне I выходных инверторов. Выделение последней зоны упрощает возможную корректировку ширин каналов транзисторов при подстройке нагрузочной способности выходов ячейки, если необходимость последнего выявится на этапе коррекции топологии.

В примере, приведенном в работе, для двухмикронного КМОП техпроцесса с двухслойной металлизацией размеры ОЭ по горизонтали - 67 мкм, по вертикали - 117,5 мкм.

Базовая ячейка вычисляющей матрицы (БЙВ) образуется повторением ОЭ в вертикальном -направлении. Базовые ячейки управляющей матрицы компонуются из зон Р , 2 и I в необходимых комбинациях.

Главным формообразующим фрагментом генерального плана МВУ является вычисляющая матрица, имеющая *»» столбцов и ( п-1 ) строк. Строки вычисляющей матрицы разделены зонами трасоировки переменной высоты. Редуцированная управляющая матрица является вторичным топологическим фрагментом. Ее базовые ячейки по габаг ритам не превышают размеров БЯВ, ибо они сформированы из топологических зон, явллющихся частями БЯВ. Благодаря этому для размещения управляющей матрицы достаточно полосы, ширина которой не превышает ширины БЯВ.

Аппаратные затраты МВУ оценены в единицах площапи кристалла как площадь окаймляющего прямоугольника на генеральном пла-

не. Размеры этого прямоугольника зависят от трех обобщенных то-полэгических единиц - X , У » 2. » где X и У - горизонтальный и вертикальные размеры ОЭ, а 2 ~ таг по второму металлу трассировки с учетом размещения между трассами межслойных контактов. Площадь прямоугольника задается следующими вы-

ражениями :

^мву = )

где •- площадь ячеек вычисляющей матрицы;

- площадь полосы, выделенной под управляющую матрицу; Зт - суммарная площадь зон трассировки между строками вычисляющей матрицы;

ЬГ6 =2т(п-1)-Х ; % = 2С-0 Уг ;

»И -

где ¿л УI - суммарная высота зон трассировки между строками вычисляющей матрицы.

где о( - целая часть от ГЛ/2.

В_т]эетьей_главе приведены результаты разработки методики уточняющего аналитического расчета быстродействия МВУ. Назначение этой методики состоит в том, чтобы связать идентификаторы временных" задержек логических узлов, лежащих на критическом пути с параметрами транзисторов, реализуемых в технологическом КМОП процессе. Необходимость решения этой задачи возникла из стремления приблизить набор пользовательски^ возможностей, обеспечиваемых генераторами топологии МВУ, к уровню, принятому в настоящее время среди разработчиков кремниевых компиляторов. Одна из таких возможностей состоит в оперативной-,- выполняемой самим кремниевым компилятбром, оценке задержек в порождаемом топологическом фрагменте. Формально эта задача может быть решена средствами схемотехнического моделирования, например с по-

мощью программы £Р1СЕ; однако практически из-за громоздкости и очень больших затрат машинного времени средствам моделирования в цикле проектирования БИС целесообразно отвести самостоятельную р .пь инструмента для прецезионных расчетов, а собственно задачу расчета задержек решать на базе формульных моделей, обеспечивающих оперативность в получении результатов расчета.

При попытке использовать имеющиеся литературные источники по данной проблеме автор встретил существенное методологическое затруднение. Дело в том, что подготовка файлов входных данных для схемотехнического моделирования требует наличия конкретных топологических чертежей и параметров технологического процесса. В частности, например, различные топологические реализации одной и той же схемы будут давать разные файлы входных данных за счет вариации паразитных параметров прибор-них-структур.-Это-В-своюл)черддь__влияет_на^результаты сопоставления данных, даваемых формульной моделью, с данными, получаемыми с помощью программы SPICE . По этой причине весьма затруднительно повторить демонстрационные примеры, приводимые авторами в обоснование своих моделей. Кроме того детали топологических чертежей, а тем более параметры технологических процессов, относятся обычно к производственным секретам микроэлектронных фирм.

Группа разработчиков, в составе которой автор проводил собственные исследования, широко использует интегральную методику анализа и оптимизации фрагментов цифровых БИС на комплементарных МОП структурах, детально разработанную в [4] . Ее особенности применения, достоинства .и недостатки были хорошо известны. В связи с изложенным автор пошел по пути модификации интегральной методики для целей диссертационной работы. Сущность модификации заключается в двух моментах, один из Которых касается преодоления неоднозначности результатов SPICE - моделирования при вариации топологии конкретных фрагментов, другой - связан с учет ом формы входных сигналов, воздействующих на комбинационные узлы цифровых IfflOIl БИС.

В качестве метода, позволяющего исключить жесткую привязку процесса подготовки исходных данных для SPICE - модели-ровашя н конкретной топологической реализации схемы, был ис-

пользован известный метод приведения емкостей Щб"] , однако использован в необычном методологическом качестве - для организации вычислительных экспериментов с программой схемотехнического моделирования.

Зависимые от напряжения емкости р и перехода могут быть представлены с помощью эквивалентной линейной емкости С«^. , через которую во время переходного процесса между двумя уровнями напряжений Щ и U2 протекает тот же по величине заряд, что и через нелинейную емкость. Если Цг , то

7 ш аг- и, г J

Табличные значения безразмерного параметра К ко. пшведены в

Применение метода приведения позволяет все паразитные емкости ШОП каскада суммарно представить в единственной нагрузочной емкости, которую при опенке точности формульной модели можно варьировать в необходимых пределах,

Для учета формы входных сигналов логических уз^сн в интегральной методике расчета задержек фрагментов МОП ШС 6ыла применена линейная комбинация их. реакций, на ступенчатые входные воздействия. Соответствующие коэффициенты передачи в линейной комбинации находятся эмпирически, путем предварительной аппроксимапии результатов SPICE - моделирования тестовых схем.

Экспериментальная проверка предложенной модификации ин~ • тегральной методики выполнена для логических узлов, составляющих критический путь распространения информации: в исследуемом МВУ, и показала удовлетворительные по точности результаты.

В приложение к диссертационной работе вынесены объемные таблицы анализа критического пути, топологические чертежи ячеек МВУ, а также тексты разработанных программ моделирования и генерации топологии МВУ.

- 12 -

ОСНОВНЫЕ НАУЧНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

1. Получены в обобщенной форме, инвариантной к ширинам каналов транзисторов, формулы для расчета быстродействия МВУ для определения sinjc. /со% х .

2. На топологическом уровне выявлены <плавные формообразующие единицы матриц МВУ. На их основе предложена структурированная компоновка топологии МВУ, по которой сделаны оценки аппаратных затрат в единицах площади кристалла.

3. Предложена модификация интегральной методики расчета задержек логических узлов МВУ, позволяющая учитывать форму входных сигналов логических узлов в виде линейной комбинации их реакции на ступенчатые входные воздействия. Достоверность модифицированной методики оценена путем сопоставления с результатами схемотехнического моделирования с помощью пакета SPICE.

ЛИТЕРАТУРА

1. Суейдан Андраус. Исследование и разработка функциональной организации матричных и таблично-матричных устройств для вычисления элементарных функций: Дис. ... канд.техн.наук: '05.13.05. - Л., 1981. - 150с.

2. Байков В.Д., Смолов В.Б. Специализированные процессоры: итерационные алгоритмы и структуры. И.:: Радио и связь,

1985. - 268с.

3. Одишо С.Я. Анализ топологических характеристик матричных вычислительных устройств для извлечения квадратного корня: Дис. ... канд.техн.наук: 05.13.05. - Л., 1992. - 105с.

4. Зуев И.С. Анализ и оптимизация фрагментов цифровых БИС на комплементарных МОП структурах: Дис. ... канд.техн.наук: 05.13.05. - Л., 1981. - 314с.

5. Но<Ц^с. и. , Лохк.1>оу\ Н-в. охД

С1?си.\Ь• к.У: Ис тг .

ОПУБЛИКОВАННЫЕ РАБОТЫ ПО ТЕМЕ ДИССЕРТАЦИИ

!

1. Фикрат А.К. Опенка быстродействия матричного вычислительного устройства для определения /саъсе. / С.-Петер-бургск. гос. электротехн. ун-т. - С.-Пб., 1992. - 12с.: ил. -Рус..- Деп. в ВИНИТИ 28.12.92, 3654 - В92.

2. Фикрат А.К. Анализ топологических характеристик функционального фрагмента-топологии матричного вычислительного устройства для определения 5>1«зс/ С.-Петербургск. гос.

электротехн. ун-т. - С.-Пб., 1992. - 6с.: ил. - Fyc. - Деп. в ШШТИ 28.12.92, № 3655 - В92,

Подп. к печ. 03.06.93r Офсетная печать Печ. л. 1,0: Тираж 100 экз. Зал.

Формат 60 х 84 1/16 уч. - изд. л. 1,0. Бесплатно

Ротапринт С.-Пб.ГЭГУ 197376, Санкт-Петербург, ул.Проф.Попова, 5