автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.13, диссертация на тему:Модульное перестраиваемое арифметико-логическое устройство раздельным микропрограммным управлением, вычислительными секциями и одновременным обслуживанием нескольких командных потоков

МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ИНСТИТУТ РАДИОТЕХНИКИ, ЭЛЕКТРОНИКИ И АВТОМАТИКИ (ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)

На. правах рукописи

АНДРЕЕВ АЛЕКСЕЙ ЕВГЕНЬЕВИЧ

Модульное перестраиваемое арифметико-логическое устройство раздельным микропрограммным управлением, вычислительными секциями и одновременным обслуживанием нескольких командных потоков

Специальность: 05.13.13. Вычислительные машины, комплексы, системы и сети

АВТОРЕФЕРАТ диссертации на соискание ученей степени кандидата технических наук

Москва - 1994

Работа аыполнена в Московском Государственном Институте Радиотехники, Электроники и Автоматики (Техническом Университете)

Научный руководитель Официальные оппоненты

- доктор технических наук, профессор Г.О.Паламарюк

- доктор технических наук, профессор Ю.С.Ломов

- кандидат технических наук, доцент А. К. Красников

Ведущее предприятие

Научно-Исследовательский Институт Многопроцессорных

Вычислительных Систем при Таганрогском Радиотехническом Институте им. В.Д.Калмыкова

Защита состоится "_"_ 199 г. на заседании

специализированного совета Д 063.54.01 при Московском Государственное Институте Радиотехники, Электроники и Автоматики (Техническое Университете) по адресу: 117454, г. Москва, пр. Вернадского, д. 78.

С диссертацией можно ознакомиться в библиотеке института.

Автореферат разослан 199^ г.

Ученый секретарь специализированного совета,

кандидат технических наук ^у/ Г.И.Хохлов

- 3 -

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы. Компьютерная технология является катализатором роста производительности труда во всех сферах общественного производства, усилителем интеллектуальной мощи общества. Это проявляется в ускорении темпов развития науки и техники, литературы и искусства, процессов производства и распространения знаний, перехода к новым технологиям.

Появление "однокристальных СуперЭВМ" - микропроцессоров 860 фирмы Intel, Alpha фирмы DEC и ряда других высокопроизводительных вычислителей с RISC-архитектурой позволило создать мощные рабочие станции и спроектировать относительно дешевые многопроцессорные вычислительные системы, производительность которых стала сравнимой с аналогичными показателями СуперЭВМ. Однако увеличение производительности систем за счет введения дополнительного количества процессоров становится экономически неоправданным, ввиду снижения относительной доли производительности получаемой системой от добавления з нее очередного микропроцессора, по сравнению с аналогичным показателем для предыдущего добавленного микропроцессора. В такой ситуации на первое место выходят архитектуры с распределенными по узлам вычислительными ресурсами, объединенными в единую конфигурацию посредством каналов обмена данными. Однако и в этом случае, при увеличении числа узлов до определенного уровня, возникают проблемы, связанные с синхронизацией выполняемых процессов, эффективным обменом данными по каналам связи и др.

Исходя из вышеперечисленных причин, в последнее время все большее внимание при разработке вычислительных систем начинает уделяться процессу эффективного раслараллеливани выполнения заданий на аппаратном уровне в рамках самих микропроцессоров. Данное утверждение подкрепляется

последними разработками фирм-производителей микропроцессорной техники, вводящих а состав процессоров все большее количество параллельно функционирующих исполнительных устройств. Однако, такое направление развития современных вычислителей чревато потерей относительной производительности аппаратных средств, вследствие неполногс использования всего имеющегося вычислительного ресурса в каждый момент времени.

В настоящее время существует весьма незначительное количестве прикладных задач, для решения которых недостаточно адресного пространстве размером 4 ГБайт, однако в некоторых крупных системах баз данных V многопроцессорных вычислительных комплексах уже ощущаются ограничена 32-разрядного адреса, ведущие к неизбежному переходу на 64-разрядные архитектуры. 8 результате такого перехода наработанное программно« обеспечение для микропроцессоров предыдущих поколений будет либс невостре€овано, либо будет выполняться недостаточно эффективно на ново* аппаратуре, ввиду неиспользования всех возможностей, предоставляемы: микропроцессорами следующего поколения.

Таким образом, проблема устойчивого занятия в процессе вычислени всего имеющегося у микропроцессора исполнительного ресурса (решаемая н аппаратном уровне), минимизации накладных расходов при переключени? контекста в случае функционирования микропроцессора а мультизадачно: режиме, а также обеспечения возможности эффективного исполнени программного обеспечения, наработанного для микропроцессоре предыдущего поколения, является чрезвычайно аажной и актуальной.

Цель» работы является исследование и разработка принципов гастроения модульного перестраиваемого арифметико-логического ютройства, позволяющего за счет раздельного микропрограммного травления арифметико-логическими секциями и одновременного обслуживания нескольких командных потоков (последовательностей), эбесечить 100-процентное использование вычислительного ресурса в каждом гакте работы арифметико-логического устройства; разработка структур модульных перестраиваемых арифметико-логических устройств на основе тредложенных принципов.

Задачи исследования. Указанная цель предопределяет необходимость решения следующих задач:

разработку основных принципов построения модульного перестраиваемого арифметико-логического устройства;

разработку метода синтеза модульного перестраиваемого арифметико-логического устройства;

- разработку способов объединения вычислительных секций в арифметико-логическом устройстве для обработки операндов, разрядность которых превышает разрядность одной вычислительной секции;

разработку критериев занятия вычислительных секций арифметико-логического устройства одновременно обрабатываемыми процессами для обеспечения 100-процентного использования вычислительного ресурса в каждом такте работы арифметико-логического устройства.

Методы исследования. В работе применены методы линейного программирования, имитационного моделирования, численного анализа и статистической обработки результатов эксперимента.

Научная новизна работы состоит а следующем:

разработаны основные принципы построения модульного перестраиваемого арифметико-логического устройства, свободного от простоев составляющих его вычислительных секций;

разработан метод синтеза модульного перестраиваемого арифметико-логического устройства, позволяющий определить, в зависимости от предполагаемых к обработке форматов данных, разрядность одной вычислительной секции а составе арифметико-логического устройства, общее количество вычислительных секций в составе арифметико-логического устройства, общее количество входных командных последовательностей, одновременныя обработка которых позволит исключить простои вычислительного ресурса в синтезируемом арифметико-логическом устройстве;

- разработаны 12 способов объединения вычислительных секций в арифметико-логическом устройстве для обработки операндов, разрядность которых превышает разрядность одной вычислительной секции;

разработаны 3 критерия занятия вычислительных секций арифметико-логического устройства одновременно обрабатываемым!» процессами.

Практическая ценность. На основании проделанной работы обоснован; концепция построения модульных перестраиваемых арифметико-логически) устройств, позволяющих посредством реорганизации процесса проведени! вычислений, обеспечить увеличение отношения производительность аппаратные затраты в построенных на их основе вычислителях.

Реализация результатов работы. Теоретические и экспериментальны! результаты диссертационной работы получены в Московском Государственное Институте Радиотехники, Электроники и Автоматики (Техническо? Университете) в ходе выполнения НИР "Траверс". Результаты работ!

внедрены Научно-Исследовательским Институтом Многопроцессорных Вычислительных Систем при Таганрогском Радиотехническом Институте им. В. Д. Калмыкова.

Апробация работы. Основные результаты диссертационной работы обсуждались на Всемирном Конгрессе 1Т5-92 "Информационные коммуникации, сети, системы и технологии" в рамках международного форума информатизации (Москва, 1992 г.), на Республиканской конференции "Информационные технологии и системы. Технологические задачи механики сплошных сред" (Воронеж, 1992 г.), на Международной конференции "Эволюционная информатика и моделирование" в рамках второго международного форума информатизации (Москва, 1993 г.), на Международной конференции "Технологии и системы сбора, обработки и представления информации" в рамках Конгресса "Информационные коммуникации, сети, системы и технологии" (Рязань, 1993 -г.), на Республиканской научной конференции "Информационные технологии и системы" (Воронеж, 1993г.).

Публикации. Основные результаты диссертационной работы отражены в 13 печатных работах, 1 патентной заявке и 1 научно-техническом отчете.

Структура и объем работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка литературы (54 источника) и приложений, содержащих: пояснительный материал; описание тестового задания для проведения моделирования; листинги разработанных для проведения моделирования программных средств; экспериментальные данные; данные, полученные в результате проведения моделирования, акта внедрения, и состоит из 284 страниц основного текста, 32 таблиц, 71 рисунка.

- 3 -

КРАТКОЕ СОДЕРЖАНИЕ РАБОТЫ Во введении обоснована актуальность проблемы исследования, сформулирована цель диссертационной работы, описаны задачи и методы исследования, показана практическая ценность работы.

В первой главе рассмотрены основные способы поддержки вычислений с плавающей точкой в современных вычислительных системах, выделены основные проблемы взаимозависимой обработки данных в параллельно работающих процессорах, рассмотрена концепция построения вычислительных систем с программируемой архитектурой, проанализирован способ повышения вычислительной мощности микропроцессорной системы за счет комбинирования центрального процессора и платы математического акселератора в двухпроцессорной архитектуре, рассмотрен способ повышения производительности вычислительной системы путем введения в ее состав автономного кристалла математического процессора, проанализирована транспьютерная архитектура, с размещенной плавающей арифметикой на кристалле основного процессора.

Во второй главе разработана методика оценки производительности вычислительной системы, состоящей из основного процессора и математического сопроцессора при их совместном функционировании, произведена оценка производительности вычислительной системы на основе CISC-процессора и математического сопроцессора для 3-х режимов их совместного функционирования, произведена оценка производительности вычислительной системы на основе RISC-процессора и математического сопроцессора для 3-х режимов их совместного функционирования, оценено соотношение реальных вычислительных затрат и накладных расходов в процессе функционирования вычислительных систем на основе CISC- и RISC-микропроцессоров, проанализированы основные причины, приводящие к

накладным расходам, возникающим в процесса функционирования рассмотренных вычислительных систем.

При оценке производительности реальная рабочая нагрузка должна быть охарактеризована моделью рабочей нагрузки. Всякую реальную рабочую нагрузку можно рассматривать как состоящую из множества заданий, каждое из которых, когда оно выполняется исследуемой системой, представляет собой некую задачу обработки информации. Описание рабочей нагрузки для целей оценки требует определения тех из множества ее свойств, которые влияют на производительность системы. Так как интерес представляют количественные оценки, то и модель рассматривается как множество параметров рабочей нагрузки, имеющих количественное выражение.

Модель смеси команд для реальной рабочей нагрузки представляет собой частотное распределение типов команд, выполняемых во время обработки рабочей нагрузки. Набор этих частот представляет относительную используемость отдельных машинных команд для данной рабочей нагрузки, или, другими словами, их относительные запросы на процессорные ресурсы.

Смесь команд очевидным образом зависит от архитектуры центрального процессора. Те же потребности в обработке информации, выраженные на языке другой машины, дадут другую смесь команд, причем отличие будет не только в частотах, но и в типах команд, присутствующих в смеси.

В процессе совместного функционирования процессоров ЦП осуществляет загрузку инструкции из буфера опережающей выборки команд, выполняет все необходимые вычисления с адресами и направляет команды вместе с сформированными адресами операндов (результатов) в сопроцессор для дальнейшего их исполнения.

Исходя из этого, набор ассемблерных команд может быть рассмотрен как совокупность двух составляющих, каждая из которых обрабатывается

сопроцессором (FPU) и (или) основным процессором (CPU), соответственно. Обозначим через п общее число инструкций основного ЦП и через m - число инструкций, выполняемых с привлечением математического сопроцессора.

Введем обозначения: / - внутренняя частота тактирования

J'¿CPU й

рассматриваемого микропроцессора; t\i - число циклов работы

микропроцессора, необходимое для выполнения i-ой ассемблерной инструкции CPU (CP-инструкции); - полезная работа, требуемая от CPU

при выполнении математическим сопроцессором j-ой инструкции FPU

с cpu

(FP-инструкции); hj - простои или работа, которая в дальнейшем не будет

востребована, выполняемая CPU при поддержке процесса обработки в FPU

i-ой FP-инструкции; К,^ - число циклов работы сопроцессора при выполнении г-ой FP-инструкции; Е- простои сопроцесора при выполнении сопроцессором г-ой FP-инструкции.

Исходя из этого, имеем общую формулу для нахождения приближенного

значения производительности ЦП в случае его совместной работы с

сопроцессором (возможности параллельной работы здесь во внимание не

принимаются):

Рсри = -7----Г. (1)

Ввиду того, что при выполнении инструкций основного процессора арифметический сопроцессор простаивает, имеем формулу для нахождения производительности арифметического сопроцессора, работающего совместно с CPU (возможности параллельной работы здесь во внимание не принимаются):

Pfpu = —77-Г7-ГТ- (2)

r-t '

Исходя из приведенных выше формул найдем выражения для потерь производительности, обусловленных совместной работой основного ЦП и

сопроцессора (возможность параллельной работы не учитывается). В общем случае процентная потеря производительности CPU при совместной работе с FPU может быть рассчитана как:

dPсри = ~т-ib—, , ,-г * 100%. (3)

;=I H

Процентная потеря производительности FPU при совместной работе с CPU находится аналогично:

¿К^+Ё (xf^fif^+Stf" dPFpu = »' ' -г-хт^-г* 100%. (4)

¡-I н

Для обеспечения корректности получаемой оценки производительности рассмотрен также режим наибольшего благоприятствования при совместной работе процессоров. Он заключается в том, что во время выполнения математическим сопроцессором FP-инструкций CPU обрабатывает свои команды, чем достигается полностью параллельная работа процессоров. При этом

%ECfV

dPcPU = -I-St-7 * 100% (5)

¡-1 rl

и

dPFPu=,~'r Fpu]*^0%. (6)

Ё [Kr +Er )

r=l

Приведенная методика была применена к вычислительным системам на микропроцессорах ¡80386/80387 (CISC-архитектура) и транспьютере IMS Т800 (RlSC-архитекгура). По полученным процентным соотношениям были приблизительно аппроксимировать области изменения производительностей CPU и FPU при их совместной работе (рис. 1 - 2). На рисунках темно-серым

СР-сомanew CP- и FP-команды FP-команды CP-команды CP- И FP-команаы FP-команды

a) 6)

Рис. 1. Графики потерь производительности ¡80386/80387: a) CPU; б) FPU.

188

CP-команды CP- и FP-команаы FP-юмамаы CP-команаы CP- и FP-команаы FP-команды

а) 6)

Рис. 2. Графики потерь производительности IMS T800: a) CPU; б) FPU.

ш ■щ

■•'•'•'мЖд

585

8 -

CP-комакаы CP- и t-P-команды FP-команоы CP-команды CP- и FP-команды FP-команоы

а) б)

Рис. 3. Графики потерь производительности а) ¡80386/80387; б) IMS Т800.

цветом показаны средние запланированные потери производительности, возникающие при совместной работе основного ЦП и сопроцессора, а светло-серым цветом выделены области возможных потерь производительности, которые включают а себя истинные кривые потерь, имеющие место а реально работающей процессорной паре.

Рассматривая основной процессор и сопроцессор как единый вычислитель, имеем потери производительности, приведенные на рис. 3, которые получены путем сложения соответствующих кривых приведенных выше графиков и выполнения масштабирования.

Учитывая вышеизложенное, сделан вывод, что способ повышения производительности системы путем введения сопроцессора обработки чисел с плавающей точкой не является оптимальным решением с точки зрения использования времени основного процессора.

В третьей главе разработаны требования, которым должно удовлетворять арифметико-логическое устройство для обеспечения возможности 100-процентного использования его вычислительного ресурса в каждом такте работы, обосновано создание секционного арифметико-логического устройства с перестраиваемой архитектурой, разработан метод синтеза секционного перестраиваемого арифметико-логического устройства, проведена оценка функциональных возможностей вычислителей, построенных по предлагаемому методу синтеза секционного перестраиваемого арифметико-логического устройства, проанализировано функционирование секционного перестраиваемого арифметико-логического устройства при обслуживании одной входной командной последовательности, проанализировано функционирование секционного перестраиваемого арифметико-логического устройства при обслуживании нескольких входных командных последовательностей, рассмотрены 12 способов объединения вычислительных секций в составе перестраиваемого арифметико-логического

устройства для совместной обработки операндов, разрядность, которых превышает разрядность одной вычислительной секции, проведена сравнительная оценка предложенных 12 способов объединения вычислительных секций в составе перестраиваемого арифметико-логического устройства для совместной обработки операндов, разрядность которых превышает разрядность одной вычислительной секции, рассмотрены 3 критерия занятия вычислительных секций в составе перестраиваемого арифметико-логического устройства процессами из командных последовательностей с различными приоритетами, проведена сравнительная оценка предложенных 3 критериев занятия вычислительных секций в составе перестраиваемого арифметико-логического устройства процессами из командных последовательностей с различными приоритетами.

Целью предложенного метода синтеза секционного перестраиваемого арифметико-логического устройства является создание АЛУ, в котором исключен простой оборудования при выполнении команд, в результате чего отношение ПРОИЗВОДИТЕЛЬНОСТЬ/АППАРАТНЫЕ ЗАТРАТЫ значительно улучшается. Рассмотрена последовательность действий, обеспечивающих синтез секционного АЛУ.

1. Выбрать все форматы данных, которые желаемы к реализации в синтезируемом АЛУ

2. Задать множество команд ассемблера, выполнение которых будет осуществляться синтезируемым АЛУ

3. Задать множество аппаратно реализуемых примитивов максимальной размерности, выполнение которых может осуществляться за один цикл работы основного процессора на текущий уровень развития технологии

4. Задать критерии выбора размерности вычислительной секции для лнтезируемого АЛУ

с ={»,).

5. Задать условия и ограничения на синтезируемое АЛУ

Я={М + Х.

6. Разбить все желаемые к реализации форматы данных (Р) на аксимальные непересекающиеся области (/¡у), обработка которых должна ыполняться независимо друг от друга для каждой из команд ассемблера (У)

7. Выбрать точку в 2 -Ь г -мерном пространстве условий и ограничений Н), задающую промежуточную разрядность вычислительной секции К1.

8. Вычислить промежуточное множество примитивов для каждого из юрматов данных (/¡), в зависимости от промежуточной разрядности ычислительной секции (К')

Х[ = ¡ипсйотц шах { , .

V ¡* )

9. Вычислить компоненты вектора, определяемые критериями (С), как зункции промежуточной разрядности вычислительной секции (Л1)

V, = /ипсйогг,(К/)-

10. Сравнить полученный вектор (V) с векторами, найденными на |редыдущих шагах; по результатам сравнения либо исключить из дальнейшего )ассмотрения векторы, хотя бы один компонент которых (У,) уступает юответствующим компонентам нового вектора при равенстве всех остальных вмпонентов, либо исключить из дальнейшего рассмотрения новый вектор, юли хотя бы один его компонент уступает соответствующему компоненту нобого другого вектора при равенстве всех остальных компонентов, либо шести вновь полученный вектор в множество анализируемых векторов, при ^возможности выделить однозначного преимущества нового вектора перед 1Ругими.

11. Если осталась хотя бы одна не просчитанная точка в z + r -мерное дискретном пространстве, то перейти к пункту 7, иначе - перейти к пункту 12.

12. Принять решение о разрядности вычислительной секции/?.

13. Задать множество аппаратно реализуемых примитивов X.

14. Вычислить общее число вычислительных секций, необходимое для "покрытия" каждого формата данных (/¡)

ь-го-мжг;.0}

(квадратные скобки означают разрядность величины, заключенной в них).

15. Вычислить общее число вычислительных секций в АЛУ

п =max {Li}, t

16. Вычислить общее число входных командных последовательностей в

АЛУ

т =шах {[/;]} div min {[/¡] }. i i

На рис. 4 представлены форматы целых и вещественных чисел, используемых в настоящее время. Из рис. 4 видно, что множество все* рассматриваемых форматов данных может быть представлено четырьмя 16-разрядными фрагментами.

Для возможности обработки всех, представленных на рис. 4, форматоЕ данных, вычислительные секции в рамках вычислителя должны уметь объединяться в группы по одной, две и четыре секции. Объединения в группь по одной вычислительной секции фактически не требуется. Объединение же е группы по две и четыре вычислительные секции может осуществляться либс последовательно между соседними секциями (рис. 5), либо произвольнс между не соседними секциями (рис. 6).

Объединение в группы по две и четыре вычислительные секции може1 осуществляться либо от секции, относящейся к. очереди с более зысокм приоритетом, к секции, относящейся к очереди с более низким приоритетом

63

63

63 62 I

8)

48 ¡47

1

-+Я-

-мч-

-+М-

63 62 52 51

32 ¡31

16115

15 !

-►14-

0!

в I

I ?

31 I

-Ш-а

5 I

-»И-

9 I

-Н

I Р

в -К

15 14

I

->1<-

5 Г

31 38

I

1 р

I

I р

31 38 23 22 ! • •

» I

-М4-а -

1

-к

э

Рис. 4. Форматы целых и вещественных чисел, разрядностью от 16 до

64 бит: 1) короткое целое без знака: 2) целое без знака; 3) длинное целое без знака; 4) короткое целое со знаком; 5) целое со знаком; 6) длинное целое со знаком; 7) короткое вещественное; 8) вещественное.

а

а

а

Б

Э

а ,Ь |<+-I а,Ь,с |-1 а 14-

ПСТ—ГШ—гтп-[

Рис. 5. Диаграмма последовательного объединения четырех вычислительных секций в рамках обработки 1-, 2- и 4-секционных операндов для ¡-ой командной последовательности.

| а,Ь,с |-1 а |4-

1 а,Ь,с |-1 а |4-

| а,Ь,с }-:-1 а 1«-

1 а.М |-1 а \-1 а |-\ а Ц-

Рис. 6. Диаграмма произвольного объединения четырех вычислительных секций в рамках обработки 1-, 2- и 4-секционных операндов для ¡-ой командной последовательности.

(от 0 к 1, от 1 к 2, от 2 к 3), либо от секции, относящейся к очереди с более

высоким приоритетом, к секции, относящейся к очереди с более низким

приоритетом с образованием кольца (от 0 к 1, от 1 к 2, от 2 к 3, от 3 к 0).

Рассмотренные выше способы объединения вычислительных секций относились к случаю, когда за каждой из приоритетных очередей закреплена своя вычислительная секция. Если жесткого закрепления не подразумевается то приоритетные очереди могут настраиваться на вычислительные секции динамически либо влево, либо вправо.

При условии, что разрядность одной вычислительной секции равна 16, общее количество вычислительных секций равно четырем, объединение вычислительных секций возможно только справа налево (для минимизации сложности интерфейсов секций) рассмотрены 12 способов объединения вычислительных секций.

1. Последовательное объединение вычислительных секций.

2. Произвольное объединение вычислительных секций.

3. Последовательное объединение вычислительных секций в кольцо.

4. Произвольное объединение вычислительных секций в кольцо.

5. Последовательное объединение вычислительных секций с динамической настройкой влево.

6. Произвольное объединение вычислительных секций с динамической настройкой влево.

7. Последовательное объединение вычислительных секций с динамической настройкой вправо.

3. Произвольное объединение вычислительных секций с динамической настройкой вправо.

9. Последовательное объединение вычислительных секций а кольцо с динамической настройкой влево.

10. Произвольное объединение вычислительных секций в кольцо с динамической настройкой влево.

11. Последовательное объединение вычислительных секций в кольцо с динамической настройкой вправо.

12. Произвольное объединение вычислительных секций в кольцо с динамической настройкой вправо.

При использовании в секционном вычислителе нескольких командных последовательностей закономерно возникает вопрос о критерии, согласно

которому происходит занятие процессами из приоритетных очередей вычислительных секций при функционировании вычислителя.

Занятие вычислительных секций процессами из приоритетных очередей может производиться согласно 3 рассмотренным критериям.

1. Согласно приоритетам требующих вычислительный ресурс процессов. При жестком закреплении приоритетов за командными последовательностями занятие вычислительных секций всегда происходит начиная с процесса из очереди с максимальным приоритетом и заканчивая процессом из очереди с наименьшим приоритетом.

Данный критерий полезен в случае, когда необходимо обеспечить максимально благоприятные условия занятия вычислительных секций, например, приоритетной очереди, содержащей только системные процессы (обычно такие процессы помещаются в специально выделенную для них очередь, имеющую максимальный приоритет). Однако, занятие вычислительных секций согласно данному критерию может приводить к простоям вычислительного ресурса.

2. Согласно максимизации использования вычислительного ресурса. Используя в арифметико-логическом устройстве критерий занятия вычислительных секций согласно максимизации использования вычислительного ресурса имеем постоянно 100-процентную загрузку оборудования.

Данный критерий ориентирован на первоочередное выполнение инструкций, обрабатывающих максимальные форматы операндов, используемых в секционном вычислителе, вне зависимости от принадлежности этих инструкций к процессам из приоритетных очередей. Использование данного критерия снимает проблему простоев вычислительного ресурса, однако полная независимость выполняемых инструкций от принадлежност!» к процессу из приоритетной очереди, снижает его привлекательность.

3. Согласно максимизации использования вычислительного ресурса, учитывая приоритеты требующих вычислительный ресурс процессов. Критерий занятия вычислительных секций согласно максимизации использования вычислительного ресурса, учитывая приоритеты требующих вычислительный ресурс процессов, также позволяет постоянно иметь 100-процентную загрузку оборудования.

Суть критерия заключается в том, что производится попытка максимально загрузить вычислительный ресурс, начиная с инструкции процесса из очереди с более высоким приоритетом, не взирая на текущую потребность этой инструкции а вычислительных секциях. Если полной загрузки оборудования не произошло, то процесс повторяется, начиная с процесса из менее приоритетной очереди. Использование данного критерия представляется наиболее перспективным из рассмотренных выше критериев занятия вычислительных секций, поскольку снимая проблему простоев вычислительного оборудования, он одновременно обеспечивает выбор инструкций из процессов тех очередей, суммарный приоритет которых выше из всех возможных вариантов занятия вычислительного ресурса на текущий момент времени.

В четвертой главе проведены контрольные замеры времени выполнения тестового задания на ряде современных микропроцессоров, разработана объектно-ориентированная моделирующая система, использованная для проведения конрольных замеров времени выполнения тестового задания на модели секционного перестраиваемого арифметико-логического устройства, проведены контрольные замеры времени выполнения тестового задания на модели перестраиваемого арифметико-логического устройства, выполнено сравнение результатов проведения контрольных замеров времени выполнения тестового задания на ряде современных микропроцессоров и модели секционного перестраиваемого арифметико-логического устройства.

В заключении приводятся основные результаты диссертационной работы, которые могут быть сведены к следующему:

1. Разработана методика оценки производительности вычислительной системы, состоящей из основного процессора и математического сопроцессора при их совместном функционировании.

2. Обосновано создание секционного арифметико-логического устройства с перестраиваемой архитектурой.

3. Разработан метод синтеза секционного перестраиваемого арифметико-логического устройства.

4. Проведена оценка функциональных возможностей вычислителей, построенных по предлагаемому методу синтеза секционного перестраиваемого арифметико-логического устройства.

5. Проанализировано функционирование секционного перестраиваемого арифметико-логического устройства с одной командной последовательностью.

6. Проанализировано функционирование секционного перестраиваемого арифметико-логического устройства с несколькими командными последовательностями.

7. Разработаны 12 способов объединения вычислительных секций Е составе перестраиваемого арифметико-логического устройства дл* совместной обработки операндов, разрядность которых превышав-разрядность одной вычислительной секции: последовательное объединение вычислительных секций; произвольное объединение вычислительных секций последовательное объединение вычислительных секций в кольцо произвольное объединение вычислительных секций в кольце последовательное объединение вычислительных секций с динамическо! настройкой влево; произвольное объединение вычислительных секций динамической настройкой влево; последовательное объединени вычислительных секций с динамической настройкой вправо; произвольно

объединение вычислительных секций с динамической настройкой вправо; последовательное объединение вычислительных секций в кольцо с динамической настройкой влево; произвольное объединение вычислительных секций в кольцо с динамической настройкой влево; последовательное объединение вычислительных секций в кольцо с динамической настройкой вправо; произвольное объединение вычислительных секций в кольцо с динамической настройкой вправо.

3. Проведена сравнительная оценка предложенных 12 способов объединения вычислительных секций в составе перестраиваемого арифметико-логического устройства для совместной обработки операндов, разрядность которых превышает разрядность одной вычислительной секции.

9. Разработаны 3 критерия занятия вычислительных секций в составе перестраиваемого арифметико-логического устройства процессами из командных последовательностей с различными приоритетами: согласно приоритетам требующих вычислительный ресурс процессов; согласно максимизации использования вычислительного ресурса; согласно максимизации использования вычислительного ресурса, учитывая приоритеты требующих вычислительный ресурс процессов.

10. Проведена сравнительная оценка предложенных 3 критериев занятия вычислительных секций в составе перестраиваемого арифметико-логического устройства процессами из командных последовательностей с различными приоритетами.

11. В результате экспериментальных исследований секционных перестраиваемых арифметико-логических устройств получено 25-процентное превосходство 4-секционного 64-разрядного перестраиваемого арифметико-логического устройства над 96-разрядным (16-разрядное целочисленное арифметико-логическое устройство и 80-разрядный математический сопроцессор) вычислителем 30286/30237 фирмы Intel.

ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

1. Андреев А.Е. Использование арифметических сопроцессоров в микропроцессорных системах.// ИНФ 74 Информатика и радиотехника: Сб. научн. тр./ Под ред. Н.Н.Евтихиева. - М: Моск. гос. ин-т радиотехники, электроники и автоматики (технический университет), 1994. - с. 89-94.

2. Андреев А.Е. Оценка производительности микропроцессорной системы, построенной на основе процессорной пары ¡80386/387.// Труды конференции: Информационные технологии и системы. Технологические задачи механики сплошных сред. - Воронеж: ВГУ, 1992. - с. 11.

3. Паламарюк Г.О., Андреев А.Е. Минимизация накладных расходов процессорного модуля при переключениях контекста выполняемых процессов путем реорганизации процесса загрузки их дискригтторов.// Труды конференции: Информационные технологии и системы. - Воронеж: ВГУ, 1993. -с. 75-76.

4. Паламарюк Г.О., Андреев А.Е. Оценка простоев оборудования, имеющих место при функционировании транспьютера IMS Т800.// Труды конференции: Информационные технологии и системы. Технологические задачи механики сплошных сред. - Воронеж: ВГУ, 1992. - с. 123.

5. Паламарюк Г.О., Андреев А.Е. Повышение производительности процессорного модуля путем распараллеливания процесса выполнения команд.// Труды международной конференции: Технологии и системы сбора, обработки и представления информации. - Рязань: Русское слово, 1993. - с. 96-97.

6. Паламарюк Г.О., Андреев А.Е. Транспьютер как мощный потенциальный источник увеличения производительности мультипроцессорных систем при проведении вычислений с плавающей точкой.// Труды научной конференции: Информационные технологии и системы. В 4 ч. - Воронеж: ВГУ, 1994, 3 ч. - с. 3-6.