автореферат диссертации по электронике, 05.27.01, диссертация на тему:Методы оптимизации энергопотребления в микроэлектронных системах

На правах рукописи

уи-'^

КОВАЛЕВ Андрей Владимирович

МЕТОДЫ ОПТИМИЗАЦИИ ЭНЕРГОПОТРЕБЛЕНИЯ В МИКРОЭЛЕКТРОННЫХ СИСТЕМАХ

Специальности 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах 05.13.12 - Системы автоматизации проектирования

АВТОРЕФЕРАТ диссертации на соискание ученой степени доктора технических наук

1 3 КОЯ 2009

Таганрог-2009

003483657

Работа выполнена в Технологическом институте Южного федерального университета в г.Таганроге.

НАУЧНЫЙ КОНСУЛЬТАНТ - доктор технических наук, профессор

КОНОПЛЕВ Борис Георгиевич (ТТИ ЮФУ, г.Таганрог)

ОФИЦИАЛЬНЫЕ ОППОНЕНТЫ - доктор технических наук, профессор

РУФИЦКИЙ Михаил Всеволодович (ВлГУ, г.Владимир); доктор технических наук, профессор МУРАТОВ Александр Васильевич (ВГТУ, г.Воронеж); доктор технических наук, профессор ЛЕБЕДЕВ Борис Константинович (ТТИ ЮФУ, г.Таганрог).

ВЕДУЩАЯ ОРГАНИЗАЦИЯ - Московский государственный институт электронной техники (технический университет), г.Москва

Защита состоится "17" декабря 2009 г. в 14 ч. 20 мин. на заседании диссертационного совета Д 212.208.23 в Южном федеральном университете по адресу: 347928, г. Таганрог, ул. Шевченко, 2, корп.Е, ауд. Е-306.

С диссертацией можно ознакомиться в зональной библиотеке Южного федерального университета.

Автореферат разослан Ю_2009 г.

Ученый секретарь диссертационного совета, д.т.н., профессор

И. Б. Старченко

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы

В ходе развития информационного общества и технологий в повседнев-ую жизнь все больше проникают портативные носимые электронные устрой-гва. К этому классу устройств можно отнести устройства мобильной связи и габальной навигации, ноутбуки, карманные компьютеры, мультимедийные <сессуары, беспроводные датчики состояния здоровья спортсменов и многие ругие.

Число разрабатываемых приложений удваивается с каждым годом, стре-ясь удовлетворить запросы потребителей инновационных решений. Различ-ые технические новшества требуют все больше и больше энергии, что напря-;ую сказывается на длительности автономной работы портативных устройств, ¡ысокие требования к качеству передаваемого голоса, скорости обработки и передачи аудио- и видеосигналов привели к необходимости увеличения объемов памяти, а также рабочей частоты процессора. Все это, конечно же, отражается на потребляемой энергии, а ее уровень становится одним из самых важных факторов при создании портативной электронной техники. В частности, в некоторых современных приложениях требования к эффективности энергопотребления становятся жизнеопределяющими. Ограниченные возможности энергозатрат приводят, особенно в случае использования радиосредств, к необходимости более тесного, локального взаимодействия между элементарными модулями сети и реализации стратегии согласованных групповых действий для выполнения поставленной задачи. Другими словами, в сенсорных сетях, для массового использования, элементарные модули должны быть очень маленькими и очень дешёвыми. Так, одной из целей разработчиков на ближайшие годы ставится достижение габаритов элементарного модуля порядка одного кубического миллиметра, энергопотребления менее милливатта и стоимости менее одного доллара.

Очевидны тенденции к непрерывному росту сложности данных устройств и, соответственно, повышению потребностей в обеспечении их достаточным количеством энергии. Удовлетворение современных требований к компактности, надежности и продолжительности непрерывной работы напрямую зависит от уровня энергопотребления электронных компонентов описанного класса устройств.

Учитывая непрерывное, хотя и относительно медленное, усовершенствование технологий создания энергоемких элементов питания, а также, с другой стороны, увеличение энергетических потребностей сложных портативных устройств можно предположить, что данные устройства всегда будут иметь конечное время непрерывной работы, которое необходимо будет продлять за счет различных методов оптимизации энергопотребления. Также с уменьшением габаритов должны уменьшаться и источники питания (миниатюрные аккумуляторы, солнечные батареи с небольшой площадью и т.п.), что при прочих равных условиях снижает их емкость или мощность. Помимо всего прочего, необходимость продления времени работы практически любых портативных авто-

номных устройств между процессами зарядки, вероятно, не исчезнет никогда, даже с учетом успешного развития технологий источников питания.

Разработчики, кроме обеспечения цифровых устройств всей современной функциональностью, должны сделать их достаточно экономичными с точки зрения потребления энергии и работоспособными в широком диапазоне операционных и технологических факторов.

Методы снижения потребляемой мощности позволят устройствам работать без специального термального обслуживания, что приведет к более дешевым корпусам и малым размерам. Поскольку высокое энергопотребление влияет на надежность КМОП-схем, то, соответственно, снижение мощности повысит их запас прочности (живучести).

Реализация всех функциональных модулей вычислительных систем с использованием энергосберегающих технологий позволит создавать на одном кристалле функционально законченные устройства с высокой степенью интеграции, что значительно увеличит функциональную насыщенность, снизит мас-согабаритные параметры конечного продукта, увеличит его производительность.

В таких условиях энергопотребление становится одним из ограничивающих факторов, сдерживающих дальнейшее развитие портативной электронной техники.

В итоге актуальность разработки методов проектирования микроэлектронных цифровых устройств с низким энергопотреблением можно определить следующими основными факторами:

• наличием множества приложений (портативные компьютеры, средства навигации, средства связи, цифровая аудио- и видеотехника), которые должны сочетать высокую надежность и требуемое быстродействие с низким потреблением энергии для достижения заданной продолжительности автономной работы;

• необходимостью снижать потребляемую мощность для решения проблемы отвода тепла, т.к. это определяет массогабаритные показатели устройств;

• необходимостью решения проблемы проведения эффективного тестирования сложных функциональных цифровых устройств, при котором значительно возрастает рассеиваемая мощность.

Задачу проектирования вычислительных микроэлектронных систем с малым энергопотреблением возможно эффективно решить только с применением методов снижения потребления энергии на всех уровнях иерархии проекта. Ошибка на любом из уровней иерархии может свести на нет все успешные результаты на остальных. Например, проект CADRE (процессор цифровой обработки сигналов для мобильных телефонов), был хорошо оптимизирован на архитектурном и программном уровнях, но на схемном и логическом уровнях оказался неэффективен.

Состояние вопроса

Слабым местом, которое существенно ограничивает возможности увеличения энергоэффективности современных микропроцессоров и систем-на-кристалле является цепь синхронизации. Высокая рабочая частота, большие сопротивление и емкость линий связи приводят к тому, что в цепях синхронизации современных сверхбольших интегральных схем (СБИС) рассеивается до 50% от общей мощности. Одним из перспективных решений данной проблемы является отход от самой концепции синхронизации и применение в проектировании цифровых устройств принципов асинхронной логики.

В настоящее время наиболее известными элементами, применяемыми для разработки самотактируемых, нечувствительных к задержкам схем, являются элементы NCL-логики (NULL Convention Logic). К недостаткам методов построения функциональных блоков на основе NCL-логики можно отнести: избыточность по числу транзисторов, относительное низкое быстродействие и высокое статическое и динамическое энергопотребление. Методы минтермного синтеза (Delay Insensitive Minterm Synthesis - DIMS) позволяют формировать схемы асинхронных логических блоков с помощью пороговых элементов, что также приводит к избыточности и, соответственно, низкой энергоэффективности.

Формирование логических схем без использования традиционных С-элементов и NCL-элементов позволит сократить длину пути прохождения сигнала, суммарную паразитную емкость, статическое и динамическое рассеяние энергии за счет уменьшения числа транзисторов, входящих в схему.

Сокращение аппаратных затрат не всегда ведет к сокращению энергопотребления системы. Один и тот же алгоритм можно реализовать аппаратно, программно или совместно аппаратно-программно. При аппаратной реализации достаточно большой вклад в рассеяние общесистемной мощности вносят блоки статической оперативной памяти. При программной реализации возможен резкий рост числа переключений элементов, что добавляет заметную часть динамической мощности и снижение быстродействия. Поэтому, как правило, оптимум энергоэффективности может быть достигнут при компромиссном аппаратно-программном решении, в частности, за счет минимизации объемов необходимой оперативной памяти.

В связи с ростом интеграции разработчики СБИС имеют возможность объединять на одном кристалле десятки больших сложных функциональных блоков (СФ-блоков - IP-ядер) различного назначения, в том числе и микропроцессорные ядра. Одними из ключевых направлений развития систем-на-кристалле являются разработки по созданию структурированных систем коммуникации - сетей-на-кристалле (Network on a Chip - NoC). Сеть-на-кристалле является коммуникационной системой IP-ядер на основе пакетной передачи данных и административного управления. За счет масштабируемости коммуникации NoC обеспечивают гибкое повторное использование разнородных IP-ядер.

Методы проектирования NoC на сегодня не позволяют учитывать совместно геометрические размеры топологии блоков, модели энергоэффективности

соединений и трафик в системе. Сокращения числа транзакций и улучшения энергоэффективности систем-на-кристалле можно достичь с помощью оптимизации топологической архитектуры внутрикристальной сети.

Задачу оптимизации межблочных транзакций и распределения задач в МоС предлагается решить с помощью генетических алгоритмов, которые отличаются от других оптимизационных алгоритмов тем, что предполагают одновременный поиск в различных областях пространства решений. Элементы случайности позволяют преодолевать барьеры локальных оптимумов. Выбор способа кодирования модели оптимизационной задачи, а также набора генетических операторов, во многом определяет эффективность и качество применяемых генетических алгоритмов. Поэтому, разработка способа кодирования моделей и разработка генетических операторов для оптимизации межблочных транзакций, является актуальной в научном и практическом плане задачей.

Создание вычислительных устройств на основе квантовых клеточных автоматов позволяет резко сократить энергопотребление за счет их высокой энергоэффективности, обусловленной квантовыми эффектами. При этом недостаточно развиты и изучены методы эффективного построения топологии функциональных блоков, а также возможности их реализации на базе принципов асинхронной логики.

Существующие методологии разработки схем асинхронной логики позволяют реализовать маршрут автоматизированного проектирования микроэлектронных систем от функционального описания до топологии, однако сквозной маршрут проектирования асинхронных блоков в полностью автоматическом режиме пока недостижим. Поэтому, решением этого может быть создание методологии и программных средств автоматического проектирования асинхронных систем на различных иерархических уровнях.

Цель работы

Целью диссертационной работы является разработка и исследование методов повышения энергоэффективности микроэлектронных систем на различных уровнях проектной иерархии - на схемотехническом, архитектурном, программном и технологическом, что позволит снизить их энергопотребление и, соответственно, увеличить длительность автономной работы.

Для достижения поставленной цели в работе решались следующие основные задачи по разработке и исследованию:

- методологии построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков с малым энергопотреблением;

- аналитических моделей для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- методов повышения энергоэффективности на архитектурном уровне, оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности, а также метода проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- конструкций элементов асинхронной логики на основе квантовых клеточных автоматов;

- методологии и программных средств автоматизированного проектирования энергоэффективных асинхронных микроэлектронных систем-на-кристалле;

- методов проектирования асинхронных функциональных блоков с использованием языка С++ и построения УНБЬ-описаний функциональных блоков для повторного использования на основе описаний на языке БузгетС.

Научная новизна:

- предложена методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- получены аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками, разработана методика нахождения оптимальных ширин каналов транзисторов для максимизации энергоэффективности;

■ - представлен метод повышения энергоэффективности микроэлектронных систем на архитектурном уровне;

- разработан метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- предложен метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- создана методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле;

- разработан метод проектирования асинхронных функциональных блоков с использованием языка С++.

Решение ряда новых задач повышения энергоэффективности, представленных в работе, стало возможно благодаря известным достижениям микро- и наноэлектроники и не противоречит их положениям, базируется на строго доказанных выводах прикладных наук, таких как математический анализ, математическая статистика, теория оптимизации и планирование эксперимента. Созданные методы, маршруты и программные проектирования систем-на-кристалле согласуются с опытом их разработки.

Предложенные теоретические положения и новые технические решения опробованы на основе вычислительных экспериментов.

Результаты исследований анализировались и сопоставлялись с известными экспериментальными данными других исследователей.

Практическая значимость

В соответствии с предложенными в диссертационной работе методами разработаны:

- алгоритмы и программы схемотехнического и топологического проектирования асинхронных функциональных блоков, а также оценки энергоэффективности синтезированных блоков;

- конструкции элементов цифровых функциональных блоков, а также элементов асинхронной логики на основе квантовых клеточных автоматов;

- маршрут проектирования СБИС на основе библиотеки элементов AMS-0,8 мкм для САПР Leonardo Spectrum;

- маршрут проектирования заказных СБИС от уровня поведенческого представления на языке VHDL до структурного описания в формате EDIF;

- маршрут сквозного проектирования специализированных СБИС на основе ПЛИС и заказных интегральных схем от поведенческого VHDL- и С++-описания до топологии;

- БИС арбитра шин многопроцессорной вычислительной системы на основе БМК серии 5503ХМ2, на основе ПЛИС, а также в виде проекта заказной интегральной схемы на библиотеке элементов НР-0,5 мкм;

- функциональное ядро пространственной высоко- и низкочастотной фильтрации высокопроизводительного видеопроцессора;

- функциональное ядро виртуального логического анализатора ПЛИС;

- сложно-функциональный блок пространственной фильтрации для определения амплитуд перепадов яркостей на изображении для системы-на-кристалле на ПЛИС;

- БИС декодера сверточных турбокодов по алгоритму MAP для спутниковой телекоммуникационной системы INMARSAT;

- проект статического ОЗУ для технологии кремний-на-изоляторе 0,8 мкм;

- компилятор (программное средство для синтеза) топологии статического ОЗУ для систем-на-кристаипе.

Применение всех разработанных автором методов, моделей и маршрутов проектирования позволило создать вычислительные микроэлектронные системы с малым энергопотреблением.

Выполнены исследовательские и опытно-конструкторские работы по отработке предложенных методов повышения энергоэффективности на архитектурном и схемотехническом уровнях проектной иерархии систем-на-кристалле.

Предложенные идеи архитектурного преобразования функциональных блоков использованы при проектировании систем микроэлектронной техники.

Разработанные в диссертационной работе положения, методы и маршруты проектирования микроэлектронных систем позволили повысить качествен- -ные результаты при создании новых образцов микроэлектронной техники в проектных организациях электронной промышленности РФ.

В диссертации решена крупная научная проблема снижения энергопотребления микроэлектронной техники, имеющая хозяйственное значение, а также изложены научно обоснованные технические решения, внедрение которых внесет значительный вклад в развитие микроэлектронной промышленности страны и повышение ее обороноспособности.

Внедрение результатов работы

Результаты работы использованы в научных исследованиях и разработках ГУ НПК «Технологический центр» МИЭТ (ТУ) (г.Москва), Научно-образовательного центра «Нанотехнологии» Южного федерального университета (г.Таганрог), ОАО НКБ ВС (г.Таганрог), ГКБ «Связь» (г.Ростов-на-Дону), использованы в НИР, выполненных по заданиям Министерства образования и науки РФ, а также внедрены в учебный процесс подготовки студентов Технологического института Южного федерального университета в г.Таганроге.

Апробация результатов работы

Основные результаты диссертационной работы обсуждались и были одобрены на Всероссийских научно-технических конференциях с международным участием "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-97, ПЭМ-98) (Дивноморское, 1997, 1998 гг.), на XXVI Юбилейной Международной конференции и дискуссионном научном клубе «Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе» (IT+SE'98) (Ялта-Гурзуф, 1998 г.), на XXXXIII-XXXXVI научно-технических конференциях ТРТУ (Таганрог, 1998 - 2001 гг.), Всероссийской НТК «Компьютерные технологии в науке, проектировании и производстве» (Нижний Новгород, 1999 г.), на Международных научно-технических конференциях "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-99, ПЭМ-2000) (Дивноморское, 1999, 2000 гг.), на 3-й международной НТК «Электроника и информатика - XXI век» (Москва, 2000 г.), на XLVIII научно-технической конференции ТРТУ (Таганрог, 2003), International Conference On ASIC (ASICON 2003, Пекин, 2003), Второй Всероссийской научно-технической конференций (МИЭТ, Москва, 2003), XLIX научно-технической и научно-методической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2004), IX международной научно-технической конференции «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004, Дивноморское, 2004), LI научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2005), X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06, Таганрог, 2006), Конференции «Проблемы разработки перспективных микроэлектронных систем - 2006» (МЭС-06, Москва, 2006), Конференции «Автоматизация проектирования дискретных систем» (CAD DD'07, Минск, 2007), LV научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТТИ ЮФУ (Таганрог, 2009).

Основные положения и результаты, выносимые на защиту:

- методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- метод повышения энергоэффективности микроэлектронных систем на архитектурном уровне;

- метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристапле;

- метод проектирования асинхронных функциональных блоков с использованием языка С++.

Публикации

По результатам диссертационной работы опубликовано 39 печатных работ (из них: 12 в изданиях рекомендованных ВАК и одна монография), 17 отчетов по НИР и 2 свидетельства об официальной'регистрации программ.

Структура и объем работы

Диссертация состоит из введения, пяти глав с выводами и заключения, а также списка литературы и приложения. Работа изложена на 226 страницах машинописного текста, 88 рисунках, 6 таблицах и содержит список литературы из 309 позиций.

КРАТКОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы, сформулированы цель и задачи исследования, определены методы исследования, выделены научная новизна, основные защищаемые положения, приведены другие общие характеристики работы.

В первой главе приведена классификация источников рассеиваемой мощности и обзор методов снижения энергопотребления. Анализируются преимущества и недостатки существующих методов проектирования заказных СБИС с малым энергопотреблением.

В результате проведенного анализа существующих методов снижения энергопотребления были выбраны основные направления разработок и исследований, позволяющих повысить энергоэффективность на различных уровнях проектной иерархии микроэлектронных систем.

Асинхронная логика представляется одним из перспективных направлений развития цифровой микроэлектроники. В связи с этим основное внимание уделяется разработке эффективных методов, маршрутов и средств проектирования асинхронных цифровых систем.

Выбор асинхронных систем в качестве объекта исследования и разработки обусловлен несколькими факторами, влияющими на снижение энергопотребления:

I) Автоматическая остановка работы неиспользуемых компонентов.

Асинхронная система является полностью реактивной и представляет собой ансамбль коммуникационных процессов (модулей), которые находятся в неактивном состоянии до тех пор пока они не получат запрос - информационное сообщение и данные для обработки. Существуют синхронные системы с возможность отключения тактового сигнала в отдельных блоках, однако они не достигают-такого снижения энергопотребления как у асинхронных схем, поскольку определение моментов отключения блоков это сама по себе сложная задача, требующая дополнительных аппаратных ресурсов.

II) Автоматическое устранение паразитных переключений.

Потери энергии на нежелательные переключения в комбинационных синхронных схемах (например, арифметических блоках) могут достигать 30-40% от общей величины рассеиваемой мощности.

Сигналы, генерируемые в асинхронной схеме по определению являются корректными в любой момент времени и промежуточные неконтролируемые переключения недопустимы.

III) Отсутствие глобального тактирования.

В синхронных системах обеспечение глобального тактирования рассеивает до 50% общего уровня мощности. Напротив, в асинхронных системах глобальное тактирование заменено локальными сигналами взаимного подтверждения транзакций между соседними модулями. При этом, цена увеличения числа транзакций и аппаратных затрат не настолько высока, чтобы нивелировать эффект снижения потребляемой мощности. И этот эффект значителен.

IV) Изменение напряжения питания.

Асинхронные схемы (независимые от задержек) автоматически подстраивают скорость вычислений под сильно изменяющиеся операционные параметры, в частности, под напряжение питания.

Также, помимо описанных свойств, у асинхронных схем нет проблем с рассогласованием фронтов («гонок сигналов»). Асинхронные схемы позволяют разрабатывать системы нечувствительные к задержкам в цепях и нетребующие тщательной подгонки временных характеристик. Вкупе с этим легкость повторного использования делает применение асинхронные схем перспективным для различных технологий (с разными параметрами и проектными нормами).

Вторая глава посвящена разработке и исследованию методологии построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков, позволяющих снизить энергопотребление.

Проведен анализ работы асинхронных систем и особенностей протокольного взаимодействия. Разработано семейство методов схемотехнического построения асинхронных функциональных блоков для четырех различных способов реализации (динамической, статической основной, статической со «слабой» обратной связью и статической симметричной) для КМОП-технологии. В каждой схемотехнической реализации информационный сигнал является парафаз-ным. Функциональные блоки, в отличие от метода минтермнош синтеза, фор-

мируются не на основе пороговых элементов, а с помощью оптимизированных комбинаций транзисторных цепочек.

На рис. 1. показаны типы реализации С-элементов, для которых разработаны методы схемотехнического построения.

мм

■ Сеть I р-МОП

; Сеть | п-МОП

т

1

I Сеть ' р-МОП |

) Сеть п-МОП I

Сеть р-МОП

I Сеть | П-МОП

чм

Ь

и

а)

б)

в) г)

Рис. 1. Способы схемной реализации С-элементов: а) динамическая; б) статические основные; в) статические со «слабой» обратной связью; г) статические

симметричные

Предлагается отдельно синтезировать схемы двух компонент формирования сигналов информационного выхода 01 и С>0 (рис. 2) на основе таблицы истинности, описывающей функцию блока. Асинхронные блоки, построенные по предложенному методу, могут иметь множество информационных входов и только один информационный выход.

Основные этапы методов построения схем функциональных блоков:

- на основе исходной таблицы истинности, описывающей тристабильные состояния информационных сигналов блока составляется расширенная таблица истинности с бистабильными состояниями пары выводов информационных сигналов;

- формируются цепочки последовательно соединенных р-канальных транзисторов, устанавливающих сигналы С>1 и <30 в состояние 0. На данном этапе строятся части схемы с именами «нули» для = 0 и (}0 = 0. В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 0 при нахождении СИ и <30 в состоянии 0. Далее последовательные цепочки транзисторов соответствующих компонент объединяются параллельно;

- составляются цепочки последовательно соединенных п-канальных транзисторов, устанавливающих сигналы <31 и <30 в состояние 1. На данном этапе строятся части схемы с именами «нули» для <31 = 1 и <30 = 1. В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 1 при нахождении <31 и С>0 в состоянии 1. Далее последовательные цепочки транзисторов соответствующих компонент объединяются параллельно;

Рис. 2. Структурная схема двухпроводных динамических асинхронных элементов

- производится оптимизация полученных транзисторных цепочек, которые представляются соответствующим орграфом. Ребра орграфа направляются в одну выбранную сторону. Из графа, путем анализа путей из направленных ребер, удаляются петли и объединяются дублирующие друг друга узлы (см. рис. 3).

Теоретически функциональный блок, сформированный подобным образом, может содержать любое количество входов. Но в схемах с большим числом транзисторов (больше 8), соединенных последовательно, сопротивление цепочек может оказаться значительным и существенно снижать энергоэффективность. Поэтому, при построении относительно больших схем, устанавливаются ограничения на допустимые величины паразитных параметров (емкости, сопротивления).

Произведена оценка логической сложности схем, создаваемых по предложенному методу, а также сравнительный анализ с результатами применения МСЬ-методов. Для получения адекватных оценок сравниваемые схемы рассматривались без учета оптимизации. Логическая сложность схем прошедших оптимизацию будет зависеть от выполняемых ими аналитических функций.

Для оценки быстродействия предложенных схем и схем на основе МСЬ-элементов было проведено схемотехническое БРЮЕ-моделирование. При моделировании рассматривались типичные случаи для анализа разницы быстродействия логических схем.

Сделан вывод о том, что предлагаемые методы построения асинхронных блоков позволяют, по сравнению с традиционными методами проектирования на основе ЖХ-логики, сократить число используемых транзисторов (в среднем до 60%) и снизить энергопотребление. Анализ эффективности процедур оптимизации транзисторных цепочек показал, что при возрастании числа входов суммарное число транзисторов в блоке сокращается более чем вдвое (для 5 входов и более). Дана рекомендация о том, что построение асинхронных логических блоков с количеством входов больше 5-6 делать нецелесообразно из-за резко возрастающей их логической сложности и заметному влиянию паразитных параметров.

С учетом схемотехнических особенностей проектируемых асинхронных блоков, разработаны аналитические модели оценки энергопотребления и задержки сигналов для всех рассматриваемых типов реализации. Параметрами моделей являются ширины транзисторов анализируемого, управляющего и нагрузочного элементов, а также технологические и топологические параметры МОП-транзисторов. Оговорены границы применимости данных моделей.

Предложенные модели позволяют на основе введенного интегрального критерия относительно быстро и с приемлемой точностью оценить энергоэффективность проектируемых асинхронных КМОП-элементов без применения ресурсозатратного моделирования.

На рис. 4 показана зависимость задержки динамического асинхронного элемента от ширины п-канальных транзисторов и их соотношения к ширине р-канальных (для длины канала 0,18 мкм).

0,50-

Рис. 4 Зависимость задержки динамического элемента от ширины п-канальных транзисторов и их соотношения к ширине р-канальных (г)

0,2б-

На основе введенных выражений для подсчета потребляемой энергии и задержек сигналов получен интегральный критерий энергоэффективности для динамического элемента:

О Е-ОеГ . = -!-

[ №Ш1 2

+ I) {2 И- + М) (р + г)

('•+1) и;

Г {К К (г + 1) (2 1Г + АЛ 4- К , „)(г + {/• + 1) IV , 2 (>- • Г) Л/

М

Г)г

Р

+ Г (4г + 4) + -£

• +

+/С С (*■+!) (ИЧ-АГ} +

Ал-

+ (А;и. (г +1) (»'■+ л/) + Ал, (г + 1) (И'+М) + с,) Ги + г)

(р +

г

*

' (;•+!) IV 2 (г -П.и (>■+>)%/ И", IV м

Ог

+ Г/Лг +

Г

ДГ

г

где Е, - общая потребляемая энергия; Del,otai - общая задержка; г - отношение ширин каналов транзисторов; Vdd - напряжение питания; KisubwI, Kdw, K;subw2, Keso Klsatw> KgW, Fg, Fd, F* - введенные коэффициенты; W - ширина канала n-МОП транзистора; М - ширина канала n-МОП транзистора в буферной части; WDr,WL - ширины каналов n-МОП транзисторов в управляющем и нагрузочном элементах; Cz - удельная емкость диффузионных областей; р - соотношение, определяемое следующим образом:

р \

V — V

DP ihn

V - V

DD thp

где а - коэффициент, равный 2 для длинных каналов и приблизительно 1,25 - для короткоканальных транзисторов; У,Ьп, 'У,11р - пороговые напряжения п- и р-канальных транзисторов соответственно; ц„, цр - подвижности носителей заряда п- и р-типа соответственно.

На рис. 5 приведены зависимости задержки Б, потребляемой энергии Е и значения интегрального критерия в от ширины канала п-МОП транзисторов в динамическом элементе.

% 3,5«

с

3 3,0-

>s а

2,5-

2,0-

1,5'

1,0-

о.

S 0,5

н

с

х

0,25 0,5

1,25

1,5

0,75 1,0 \Л/, мкм

Рис. 5 Параметры динамического элемента

Ширина транзисторов является одним из основных параметров, которые можно изменять в процессе синтеза и оптимизации топологии. С помощью разработанных моделей найдены выражения для определения оптимальной ширины каналов п-МОП транзисторов в динамическом элементе:

, ч (' г IV, (V + 4 Г IVп М + Р IV. Я<- +

+ Мг

</ 1>

.? иА ,л? + 16/? г цг цг г м+ 2 Г г \Г, нг +

¿ иг а ,2 . 2 2

I 2 ~ >

Ь г' И'7

Ог

2 ? ■>

У "А "От

+ 8/-- г" Г, С /•",/V/ + 16/-; С АГ + 8Р,Г МР Г + 32г; X

" I 1.Уг а а Ог о иг £> /. ¿1

X АГ г + г IV: ц? + 16/"2. АГ Г2 - 8А/'! г2 / IV - 16 М* X

Ог к I. Ог 4 Ог д Ог

х/"2 /' IV

£ Ог

4 А/2 Г г Г IV - 8 А/3(Г,,

,£; V /> £ Ос

4 АГ ] ~

Подобные выражения получены для всех 4-х реализаций асинхронных элементов.

Проведенный с помощью разработанных моделей анализ параметров различных КМОП-реализаций асинхронных блоков показал, что динамическая реализация обладает наилучшей энергоэффективностью, однако область ее применения ограничена заданными режимами работы схем. На рис. 6 показаны зависимости интегральных критериев от ширины транзисторов для различных реализаций асинхронных элементов.

« е

5 •

а

а а а >х

2 -

1 ■

Станд.

Симм.

Динам.

0,25

0.5

0,75 1 \Л/, МКМ

1,25 1,5

Рис. 6 Интегральные критерии трех реализаций

На основе анализа результатов, полученных с помощью разработанных моделей и контрольного SPICE-моделирования (на моделях 5-го уровня) показано, что расхождение между ними составляет не более 8%. Качественная оценка полученных зависимостей производилась на основе типичных параметров технологий КМОП 0,18 мкм и 0,8 мкм. Также, предлагаемые модели пригодны для использования при КМОП-технологиях с меньшими топологическими размерами вплоть до проявления квантовых эффектов.

В третьей главе предлагаются методы снижения энергопотребления в цифровых устройствах на архитектурном уровне.

Разработан метод снижения энергопотребления в цифровых системах-на-кристалле за счет минимизации объемов необходимой оперативной статической памяти.

На первом этапе метода производится анализ реализуемого алгоритма и выявляются циклы и контейнеры для промежуточного хранения данных.

На втором этапе определяются возможности замены контейнеров промежуточного хранения данных на схемы, вычисляющие и выдающие результат к необходимому моменту времени. В большинстве случаев это целесообразно делать, т.к. энергозатраты на обращение к большому массиву памяти оказываются выше, чем на расчет нужных (производных промежуточных) данных.

На заключительном этапе метода производится формирование тел циклов в аппаратном виде, а управление их итерациями - в программном.

В качестве иллюстрации и с целью анализа эффективности разработанного метода показана минимизация энергопотребления асинхронной системы, реализующей алгоритм турбодекодирования. Энергопотребление процесса турбо-декодирования является одним из важнейших факторов при разработке носимых портативных коммуникационных устройств, работающих, например, по одному из популярных стандартов передачи данных, таких как: W-CDMA (3GPP), CDMA2000 (3GPP2), UMTS/сети 3G, B3G/4G, DVB-RCS, IEEE 802.16/WiMAX, IEEE 802.1 In.

Предлагается асинхронная архитектура последовательного турбодекодера (по алгоритму максимума апостериорной вероятности - MAP), которая позволяет значительно снизить уровень мощности, потребляемой при итеративном декодировании информационных сигналов (рис. 7). Снижение энергопотребления происходит за счет сокращения количества блоков необходимой оперативной статической памяти и применения асинхронной схемотехники, которая «упраздняет» глобальные тактирующие сигналы.

В ранних исследованиях показано, что в параллельной реализации SISO-декодера более 70% от общего объема потребляемой мощности расходуется памятью метрик состояний, 20% - памятью априорной информации, а остальное (около 10%) - блоками расчета метрик. Суммарная площадь блоков памяти, согласно тем же исследованиям, составляет в SISO-декодере около 80%. Это подтверждает утверждение, что при разработке малопотребляющих архитектур декодеров в первую очередь целесообразно сокращать объемы блоков памяти и число обращений к ним.

5

(О)

Pec-»г

, MltMK COCIO* ми

а

(А)

.»WHO

urtíiU

Píi'jwe* СвМИНл

Р

(В)

(lO'U) fWVíf I

+

(L)

Рис. 7. Разработанная архитектура турбодекодера с малым э нергопотреблением

В декодере максимально объединены аналогичные аппаратные ресурсы, в частности: декодеры SISO (Soft In Soft Output), перемежитель и деперемежи-тель. Хотя, декодирование с помощью одного (совмещенного) SISO-декодера может быть выполнено различными путями, предлагается оптимизировать ресурсы памяти и количество обращений к ней, за счет некоторых компромиссов в производительности.

Энергопотребление параметризуемой и масштабируемой архитектуры декодера было проанализировано с помощью модели, учитывающей размер модулей расчета метрик, разрядность данных, количество символов в пакете, степень кодирования, кодовое ограничение, количество итераций.

Эффективность предложенного метода повышения энергоэффективности за счет минимизации аппаратных ресурсов (объемов ОЗУ) доказана сравнительным анализом результатов проектирования с существующими архитектурами различных систем-на-кристалле. В частности, показано сравнение энергоэффективности декодера сверточных турбокодов по алгоритму MAP. Достигнуто сокращение в 2 раза по энергопотреблению и площади по сравнению с аналогами. Однако для достижения данных параметров по энергопотреблению, необходим компромисс по критерию производительности.

Первыми шагами на пути развития структурированных систем коммуникации и повторного использования IP-ядер явились разработки сетей-на-кристалле (Network on a Chip - NoC), являющихся частью систем-на-кристалле.

Для применения NoC в конкретном приложении необходимо определить связь каждой вершины графа задач (ГЗ) со своим компонентным ресурсом в

архитектуре, а также сконфигурировать каждое IP-ядро под заданный набор задач, используя базовые средства управления компонентными ресурсами. В связи с этим, для определения связи вершин ГЗ с компонентными ресурсами, необходимо решить задачу покрытия многозадачного графа сети.

Разработан метод покрытия многозадачного графа сети и размещения разногабаритных СФ-блоков на поле кристалла. Вершины многозадачного графа сопоставляются узлам NoC при условии, что каждая из задач (однозадачный граф) должна выполняться за минимально возможное время, но не дольше заданного времени. Минимизируется суммарная длина связей между СФ-блоками.

Предложенный метод предназначен для построения пользовательских или стандартизованных сетей-на-кристалле, таких как АМВА, WISHBONE и д.р.

Исходная архитектура сети имеет матричный вид (рис. 8). Каждый узел сети это IP-ядро из заданной библиотеки, состоящей из L ядер. На рис. 8 обозначение К соответствует средствам управления компонентными ресурсами.

Исходные данные:

- размерности матричной архитектуры (X, Y) при условии 1 <L < X*Y;

- многозадачный граф, заданный как набор из S параллельных однозадачных графов, с общим количеством m вершин и п ребер. Каждая вершина V, выполняет функцию f, из заданного набора функций F = {£ : 0 < i < m}. Каждое ребро Ei имеет разрядность данных wj (0 < j < n), т.е. размер слов при передаче между двумя вершинами, соединенных этим ребром;

- временные ограничения на S параллельных однозадачных графов: D0>.. ..D^.,).

Времена выполнения функций F каждым типом IP-ядра из библиотеки устанавливаются в определенные значения. Если IP-ядро j не может выполнить функцию i, то время выполнения для него устанавливается равным бесконечности. Каждое IP-ядро к (0 5 к < L) имеет заданную размерность входных данных равную 1к и выходных - Ок.

В связи со специфичностью решаемой задачи целевая функция для алгоритма имеет некоторые особенности, поскольку трудно определить единствен-

К л -► к 4 -► к ■л -ь К

IP-ядро тип 3 i L 1Р-ядрс тип 8 i i IP-ядро тип 1 j 1 1Р-ядро тип 2 J к

вершина 1J 1 1 вершина 2 J 1 вершима 3 J вершина4} 1

к -ь. к 4 -fe к 4 -ь. К

IP-ядро тип 5 i к IP-ядрс тип 1 i i. IP-ядро тип 4 j 1 IP-ядро тип 6 i к

эершина 12 1 вершина 2 2 ве ршинаЗ 2 г ВС ртинаД 2 1 1

к -* к -* к

IP-ядро тип 1 J 1 1Р-ядрс тип 2 i i. IP-ядро тип 1 4 к IP-ядро тип 3 J 1

зершина 13 1 вепшина23 t вершина J 3 1 вершина 4 3 t

к < -к- к 4 -^ к -fc. к

IP-ядро тип 4 1Р-ядр< тип 7 3 IP-ядро тип 1 IP-ядро тип 8

вершина 1,4 вершина 2,4 вершина 3,4 вершина 4,4

Рис. 8. Матричная архитектура сети

ную целевую функцию, учитывающую временные требования для каждого однозадачного графа.

Целевая функция должна включать в себя оценки всех однозадачных графов и, поэтому, может быть представлена следующим образом: TF = max {To/Do,..., Ts.i/Ds.i}, где Т, - время критического пути однозадачного графа i.

Время критического пути однозадачного графа определяется как сумма задержек на ребрах и вершинах, принадлежащих критическому пути. Задержки на вершинах равны времени выполнения функций F. Задержками на ребрах являются времена прохождения данных между вершинами.

При данном определении целевой функции TF она должна быть минимизирована и ее значение не должно превышать 1.

Алгоритм оптимизации основан на моделировании генетической эволюции, для которого определен способ кодирования хромосом и необходимые генетические операторы.

Кодирующая хромосома включает в себя информацию о точном соответствии вершин многозадачного графа и типов IP-ядер. Поскольку архитектура NoC матричного типа, то кодирующая хромосома Н может представлять из себя строку, в которой каждый ген g является типом IP-ядра, а их порядковый номер - положением в матрице графа: Н = {g;: 0 < gj < L; i = 1.. .X*Y}.

Предлагается использовать метод подсчета целевой функции задачи покрытия сети с учетом геометрии топологических отображений IP-блоков. Данный метод состоит из следующих этапов:

I. На основе значений генов хромосомы Н IP-ядра, соответствующих типов, располагаются на плоскости, таким образом, чтобы они были на достаточном друг от друга расстоянии не касаясь. Взаимное расположение IP-ядер на плоскости определяется порядковыми номерами их генов. Центры блоков сов-

II. Уплотнение блоков, начиная с левого нижнего угла плана кристалла:

а) текущим назначается блок левой нижней вершины графа;

б) текущий блок помещается без зазоров в свободное левое нижнее пространство между двух смежных ему блоков (нижним и левым). Если текущим блоком является блок, назначенный в п. «а», то он помещается в левый нижний угол плана;

в) текущим назначается блок, узел которого является следующим в порядке обхода графа. Обход графа производится по принципу сканирования диагоналей. Если остались не размещенные блоки, то переход к п. «б», иначе к п. «г»;

падают с положение узлов графа.

Рис. 9. Эскиз NoC для вычисления целевой функции

г) стягивание областей средств управления компонентными ресурсами (см. рис. 8 - области К), которые изначально произвольно располагались в блоках. Стягивание производится по направлению к центру плана кристалла.

д) перестроение архитектуры сети, на основе триангуляции, сформированной на центрах областей К (см. рис. 9).

III. Подсчет целевой функции.

Оценка энергоэффективности межсоединений в проектируемой сети-на-кристалле производится на основе моделей межсоединений. На рис. 10 показана модель межсоединений в системе-на-кристалле.

Рис. 10. Модель линии передачи в сети-на-кристалле

Передающий блок включает в себя набор буферов, которые нагружены линией передачи. Линия передачи подключена к нескольким принимающим блокам, каждый из которых имеет входной терминал с минимальным инвертором.

Интегральный критерий для оценки энергоэффективности: С г

F=-

^mino

ß стЫ

»^min

с + г

mini тто

С + с

pin mim

+

,m - 1

+ Р Стшо + (¿с + 1*р) "+ 1) СШ + *{СРЫ

где СтШ - входная емкость минимального инвертора; Сго;по - выходная емкость минимального инвертора; р - коэффициент прогрессии увеличения размеров выходных буферов в цепочке; ш - число буферов в цепочке; 11Стт - время распространения сигнала через минимальный инвертор; Ц - средняя длина

стороны принимающего блока; Lsp - расстояние между принимающими блоками; N - число принимающих блоков; Cpin - емкость вывода; Cmt - погонная емкость линии передачи; Vdd - напряжение питания.

Анализ разработанного метода сокращения транзакций показал, что улучшение энергоэффективности систем-на-кристалле достигается за счет оптимизации топологической архитектуры внутрикристальной сети.

Эффективность предложенного метода оптимизации транзакций доказана сравнительным анализом с существующими методами распределения задач в графе, которые не учитывают реальных размеров и ориентацию топологии блоков в сочетании с моделями энергоэффективности межсоединений. Среднее сокращение энергопотребления достигает 20%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным SPICE-моделированием на моделях 5-го уровня. Расхождение в оценке нетрассированных соединений с трассированными достигает 50 %.

Четвертая глава посвящена разработке методов проектирования вычислительных устройств на основе квантовых клеточных автоматов (Quantum Cell Automata - QCA).

Перенос принципов классической КМОП-схемотехники цифровых устройств на устройства с QCA невозможен, поскольку в их основах лежат разные концепции. В ранних работах предлагались подходы к решению проблем, возникающих при архитектурном проектировании вычислительных устройств с QCA. Однако существует ряд до конца нерешенных задач, таких как задачи сокращения количества числа ячеек в одной временной зоне, унификация топологии временных зон, уменьшение потерь полезной площади, построение обратных информационных связей и др.

Разработан метод построения схем QCA функций четырех переменных. Схемы состоят из двух рангов: в первом ранге - три мажоритарных элемента, во втором - один, объединяющий выходы элементов первого ранга (рис. 11).

S1

S2

м

S3 —

М

Рис. 11. Обобщенная схема, состоящая из мажоритарных элементов

Целью процедур метода является определение наборов имен входов (множеств Б) трех мажоритарных элементов, расположенных в первом ранге схемы. Каждый такой набор (множество) составляется из имен входных сигналов из алфавита Ъ = {а, Ь, с, (1, а, Ь, с, <1,0,1}, мощность которого Щ = 10. Множест-

во имен входов состоит из трех элементов Б = {¡1,12,13}, где ¡1 е Z, 12 е 2, ¡3 е Ъ.

Другими словами, решается задача поиска решения из всех возможных сочетаний имен (элементов множества X): М{8 с Ъ}.

Разработанный метод состоит из следующих этапов:

- установка начальных ограничений;

- определение возможных вариантов;

- определение дополнительных ограничений второго элемента для каждого варианта первого элемента;

- определение дополнительных ограничений третьего элемента для каждого варианта первого и второго элементов;

- выбор окончательного варианта.

На первом этапе выбираются любые две позиции, имеющие значения 0 и 1 в целевой карте Карно (функции четырех переменных). Учитывая особенности принятой схемы можно сделать вывод о том, что в обеих выбранных позициях будут те же самые значения хотя бы в одной из карт элементов первого ранга. Дополнительно в одной (только одной) из позиций другой карты можно закрепить ее исходное значение. Подобное закрепление значений в позициях одной из карт является ограничением рассматриваемых вариантов (сужением диапазона сочетаний).

На втором этапе на основе поставленных ограничений определяется диапазон возможных вариантов решения. Для этого составляется система из двух булевых уравнений:

о

где Р] и Р2 - значения всех сигналов из множества Ъ для двух заданных позиций в картах Карно.

На основе полученных уравнений строятся графы условных связей между именами в наборах Б. Для каждого уравнения получают два графа - один для разрешенных сочетаний, другой - для запрещенных.

На третьем этапе определяются дополнительные ограничения для каждого варианта. Если начальные ограничения устанавливались для одного из элементов, то данные ограничения устанавливаются для другого (второго) элемента первого ранга.

Для полученных ограничений, как и на втором этапе, строится система булевых уравнений подобно приведенной системе уравнений, но количество уравнений будет зависеть от количества позиций с новыми ограничениями. Как правило, количество таких позиций находиться в диапазоне от 2 до 8.

На следующем этапе определяются ограничения для третьего элемента при заданных картах первых двух элементов. Для получения ограничений карты третьего элемента анализируются значения в позициях целевой карты и карт упомянутых элементов. В среднем количество позиций с ограничениями в карте третьего элемента лежит в диапазоне от 6 до 12.

На последнем этапе производится сравнение карт выбранных вариантов и целевой карты.

Эффективность предложенного метода проектирования функциональных блоков на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов. Сокращение числа элементов в среднем достигает 3 раз. Снижение времени проектирования до 14 раз.

Разработаны и исследованы схема и конструкция МСЬ-элемента 2-из-2 с логическим гистерезисом, позволяющим реализовать принципы асинхронной логики при синтезе функциональных блоков С>СА. Предложенная схема обеспечивает функционирование элемента с гистерезисом (рис. 12). Круговая стрелка показывает петлю памяти, по которой циклически перемещаются данные. Топология, реализующая предложенную схему КСЬ-элемента показана на рис. 13.

Рис. 12. Схема МСЬ-элемента 2-из-2 с логическим гистерезисом для технологии С>СА

-1.00

Рис. 13. Топология КСЬ-элемента 2-из-2 (яркость заливки соответствует определенной тактирующей зоне)

Для функциональной верификации работы разработанного элемента был использован метод бистабильного моделирования, а также САПР С2САВез1^ег, распространяемая по открытой лицензии.

В методе бистабильного моделирования принимается во внимание то, что каждая ячейка это простая система с двумя состояниями. Поскольку экспериментальные данные о временах переключения ячеек отсутствуют, то моделирование не включает в себя временную информацию. С использованием функции отклика вычисляется состояние каждой ячейки относительно других ячеек, попадающих в эффективный радиус. Данное вычисление производится итеративно до тех пор, пока описание всей системы не сойдется к заданной допустимой погрешности.

Хотя данный подход достаточен для функциональной верификации проектов, он не может быть использован для достоверного динамического моделирования. Но он из-за принятых упрощений может быть полезен для относительно быстрого моделирования больших схем.

В пятой главе предлагается методология проектирования асинхронных схем, основой которой являются разработанные автором методы, алгоритмы и программные средства, интегрированные в сквозной маршрут прямой конвертации синхронных проектов, полученных на основе традиционных инструментов, таких как УНБЬ и С++, в их асинхронный функциональный аналог. Преимущества данного подхода в том, что все функции тестирования и отладки могут быть произведены на оригинальной синхронной версии проекта и прямая трансляция требует от разработчика минимального вмешательства в процесс построения асинхронного проекта.

Традиционный подход к выполнению подобной конвертации состоит в так называемой десинхронизации, когда все синхронные элементы и структуры заменяются их асинхронными аналогами. Далее проводится оптимизация по различным параметрам (быстродействие, занимаемая площадь, энергопотребление). В частности, в ранних работах описан маршрут с применением коммерческих САПР, однако он ориентирован только на методологию МСЬ-проектирования и может быть применен для реализации разработанных автором методов и программных средств.

Для повышения эффективности разработки асинхронных СБИС, за счет использования лучших достижений «синхроники» и новых методологий построения асинхронных схем, предлагается маршрут сквозного проектирования, этапы реализации которого базируются на разработанных автором методах, алгоритмах и программных средствах, а также существующих (синхронных) коммерческих подсистемах САПР (рис. 14). Этапы, заключенные в пунктирную область, содержат разработанные на основе предложенных автором методов алгоритмы и программные средства.

В маршруте присутствуют следующие этапы:

- Определение требований для проекта.

- Разработка функциональных описаний на языке программирования высокого уровня С++ или Бу51етС.

Формирование HDL-описания (HDL - Hardware Description Language) цифрового устройства путем трансляции из функциональных описаний на языке С++ (SystemC) или самостоятельного создания HDL-кода. Моделирование и отладка HDL-описания.

Формат .CJF

Рис. 14. Маршрут проектирования асинхронных схем

- Логический синтез с использованием коммерческих компиляторов. Получение RTL-описания (RTL - Register Transfer Level) проекта.

- Оптимизация RTL-описания и повторный синтез в базис универсальных n-входовых элементов (n = 1, 2,3,4).

- Формальная верификация на логическом уровне.

- Создание логических таблиц для всех универсальных элементов, входящих в синтезированную схему.

- Схемотехнический (на транзисторном уровне) синтез каждого универсального элемента.

- Сборка схемы на транзисторном уровне.

- Верификация общей транзисторной схемы с использованием SPICE-симулятора.

- Топологический синтез каждого универсального элемента.

- Общий топологический синтез схемы из универсальных элементов.

- Экстракция схемы из топологии.

- Формальная верификация схемы.

С этапа оптимизации и повторного синтеза в базис универсальных (1-4)-входовых элементов начинается использование разработанных автором (частично или полностью) методов и процедур, относящихся к асихронике. Первой из таких процедур является автоматическая конвертация синхронных схем в базис, удобный для синтеза функциональных блоков асинхронных схем. На данном этапе проводится декомпозиция комбинационной части синхронной схемы в сеть из универсальных n-входовых элементов (рис. 15), причем п может принимать значения от 1 до 4. Ограничение сверху на число п входов универсального элемента обусловлено особенностями схемотехники асинхронных элементов с логическим гистерезисом.

На этапе создания логических таблиц для каждого универсального (1-4)-входового элемента схемы строится промежуточная таблица истинности, предназначенная для выполнения схемотехнического синтеза на следующем этапе.

На этапе схемотехнического (на транзисторном уровне) проектирования универсального элемента формируются нечувствительные к задержкам элементы, ориентированные на работу с двухпроводными сигналами по 4-фазному протоколу. Данный этап выполняется с помощью специализированного программного модуля, который воспринимает файлы формата .Е1§ и выводит результат, как во внутреннем формате, так и в БРГСЕ-формате для цифро-аналогового моделирования.

После схемного синтеза элементов производится их общая сборка в единую схему, включающую в себя все двухсигнальные цепи и сигналы подтверждения.

Для асинхронных схем более важно логическое, нежели схемотехническое моделирование, которое может быть проведено на упрощенном уровне. Это становится возможным благодаря тому, что корректность функционирования асинхронных схем гораздо менее подвержена технологическим разбросам и слабо зависит от условий эксплуатации СБИС. В этом одно из их достоинств.

Конечно, полностью исключить схемотехническое моделирование асинхронных схем нельзя, из-за необходимости оценивать их динамические параметры. В зависимости от сложности проекта циклы схемотехнического моделирования и проектирования топологии могут выполняться на разных уровнях иерархии проекта, чередуясь с этапами верификации топологии и коррекции электрической схемы.

При топологическом синтезе универсальных элементов многократно выполняется процедура формирования рисунков слоев для каждого универсального элемента. Для этой цели используется разработанная автором специализированная подсистема САПР, которая синтезирует топологию с применением оптимизации по различным параметрам.

При формировании топологии применяется разработанный метод на основе стандартных ячеек. Каждая ячейка представляет собой топологический рисунок (1-4)-входового стандартного элемента фиксированной высоты. Ширина •ячейки определяется, во-первых, технологическими нормами, во-вторых, количеством входов и, в-третьих, параметризацией конкретного элемента.

Этап общего топологического синтеза схемы на основе блоков универсальных элементов подразумевает сборку общей топологии СБИС с использование рисунков элементов, полученных на предыдущем этапе. Данный этап может проводиться как специализированной, разработанной автором, подсистемой, так и коммерческими САПР, поскольку необходимые процедуры являются традиционными и оперируют с заранее подготовленной по правилам метода библиотекой элементов.

Новизна предлагаемого маршрута проектирования состоит в использовании уникальных методов, алгоритмов, процедур и программных средств на различных его этапах.

С целью реализации данного маршрута проектирования разработаны алгоритмы и программные средства, выполняющие ряд описанных выше процедур. В частности, были разработаны подсистемы САПР для схемотехнического и топологического синтеза асинхронных функциональных блоков.

Для выполнения начального (подготовительного) этапа предложенного маршрута проектирования - получения поведенческого описания на VHDL, разработан метод полностью автоматического формирования VHDL-описаний на основе С++-кода.

Разработка и отладка исходного кода алгоритма, как правило, значительно упрощаются, когда они выполняются с помощью высокоуровнего языка традиционного программирования (C/C++, Паскаль и т.п.), поскольку одни и те же спецификации могут быть использованы как при моделировании, так и при схемном синтезе в общем маршруте проектирования.

Большинство программистов и разработчиков алгоритмов привыкли описывать процедуры для последовательной вычислительной машины. Для того, чтобы создавать эффективные алгоритмы для аппаратной реализации необходимы знания и опыт в области схемотехники (концепции параллельности вычислений, конвейеризации, учета задержек и др.).

Автоматическая трансляция алгоритмов, описанных на С++ в синтезируемое описание на языке VHDL позволит решить подобные проблемы. Однако во многих случаях прямая трансляция не может быть произведена, поскольку возникают трудности учета параллелизма, конвейеризации и обеспечения синтези-руемости окончательного описания.

Разработан метод трансляции алгоритмов с языка С++ в синтезируемое подмножество языка VHDL, который позволяет учесть вышеописанные особенности аппаратной реализации алгоритмов асинхронной логики. Получаемый VHDL-код далее используется для синтеза асинхронных схем.

В рамках метода задаются правила написания программ на С++:

- специально определяются функции для трансляции;

- функции, неподлежащие трансляции не должны возвращать никакого значения, т.е. в ней отсутствует оператор return, а тип возвращаемого значения - void;

- функции, подлежащие трансляции не должны вызывать библиотечных функций, которые не имеют исходного кода или потенциально несинтезируе-мые (например, printf и др.). Если есть необходимость в вызове другой функции, то она должна иметь исходное описание;

- входные данные - обычные аргументы функции, а возвращаемые - ссылочные переменные;

- все переменные в транслируемой функции должны быть статическими;

- каждый вызов (во время моделирования) транслируемой функции с фиксированным набором аргументов, соответствует одному такту рабочей частоты аппаратной реализации.

Также предлагаются принципы построения VHDL-описаний асинхронных блоков на основе языка SystemC, который фактически является библиотекой классов, учитывающей особенности аппаратной реализации функций проекта (сигналы, параллельность выполнения и др.).

Эффективность предложенного метода трансляции функциональных описаний на языке С++ в VHDL-описания с учетом особенностей асинхронной логики доказана результатами сравнительного анализа с существующими мето-

дами проектирования систем-на-кристалле, которые либо не предназначены для разработки асинхронных систем, либо не позволяют прямую трансляцию с исполнимых спецификаций. Сокращение времени проектирования достигает в среднем 50%.

Эффективность предложенного маршрута сквозного проектирования асинхронных систем, интегрирующего в себе разработанные и известные методы была показана апробацией на примере проектов микроконтроллера, турбодеко-дера, криптопроцессора и др. Сокращение времени проектирования асинхронных систем достигает в среднем 90%.

В приложении представлены документы о внедрении результатов диссертационной работы.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

В рамках диссертационной работы предложены и исследованы методы повышения энергоэффективности вычислительных систем, реализующихся по технологии КМОП и на основе квантовых клеточных автоматов. В частности разработаны:

- методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков. Данная методология позволяет сократить число транзисторов в асинхронных блоках и повысить их энергоэффективность;

- аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками, позволяющие на основе введенного интегрального критерия относительно быстро и с приемлемой точностью (до 8%) оценить энергоэффективность проектируемых элементов без применения ресурсозатратного моделирования. Модели предназначены для использования в САПР СБИС асинхронной логики;

- методика нахождения оптимальных ширин каналов транзисторов для максимизации энергоэффективности;

- метод повышения энергоэффективности на архитектурном уровне. Анализ и апробация данного метода на примере разработки архитектуры турбоде-кодера показали, что получаемые решения отличаются от аналогов меньшими, минимум в 2 раза, энергопотреблением и площадью. Предложенные идеи архитектурного преобразования функциональных блоков использованы при проектировании новых систем микроэлектронной техники.

- метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- конструкции элементов асинхронной логики на основе квантовых клеточных автоматов;

- методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле. Данная методология проектирования в виде

маршрута реализуется с помощью существующих средств САПР и разработанных программных средств,

- метод проектирования асинхронных функциональных блоков с использованием языка С++, который позволил сократить время проектирования микроэлектронных систем;

- метод построения VHDL-описаний малопотребляющих функциональных блоков для повторного использования на основе описаний на языке SystemC. Данный метод использован в общем маршруте проектирования для сокращения временных затрат на разработку микроэлектронных систем;

- маршрут проектирования СБИС на основе библиотеки элементов AMS-0,8 мкм для САПР Leonardo Spectrum;

- маршрут проектирования заказных СБИС от уровня поведенческого представления на языке VHDL до структурного описания в формате EDIF;

- проект БИС арбитра шин многопроцессорной вычислительной системы, выполненный на библиотеке элементов НР-0,5 мкм;

- БИС арбитра шин для многопроцессорной вычислительной системы на основе БМК серии 5503ХМ2;

- проект БИС арбитра шин для многопроцессорной вычислительной системы на основе ПЛИС;

- проект БИС декодера сверточных турбокодов для спутниковой телекоммуникационной системы INMARSAT;

- проект статического ОЗУ для технологической линейки кремний-на-изоляторе;

- подсистема САПР для синтеза топологии статического ОЗУ для систем-на-кристалле.

Публикации по диссертации в изданиях из Перечня ВАК.

1. Ковалев А.В. Асинхронный МАР-декодер с пониженным энергопотреблением// Вестник компьютерных и информационных технологий. №7,2009.-с. 49-55.

2. Ковалев А.В., Коноплев Б.Г., Бибило П.Н. Маршрут проектирования с автоматической конвертацией проектов синхронных СБИС в асинхронные // Известия вузов. Электроника. № 3(77), 2009. - с. 18-25.

3. Ковалев А.В. Метод проектирования быстродействующих асинхронных цифровых устройств с малым энергопотреблением // Известия вузов. Электроника. № 1,2009. - с. 48-53.

4. Konoplev B.G., Kovalev A.V., Kalskov V.V. New Method for Improving Quantum-Algorithm Reliability // Russian Microelectronics ISSN 10637397, 2007, Vol. 36, No. 2, pp. 135-138. © Pleiades Publishing, Ltd., 2007.

5. Коноплев Б.Г., Ковалев A.B., Кальсков B.B. Метод повышения надежности работы квантовых алгоритмов // Микроэлектроника, 2007. №2. -с. 15-21.

6. Ковалев A.B. Метод проектирования цифровых асинхронных устройств с малым энергопотреблением // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2005. № 9(53). - с. 123.

7. Ковалев A.B. Метод проектирования систем-на-кристалле на основе сетевых алгоритмов // Известия вузов. Электроника. № 2, 2005. - с. 49-53.

8. Ковалев A.B. Методика и программные средства автоматического синтеза библиотечных элементов для модулей статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2004. № 1(36). - с. 116-120.

9. Ковалев A.B., Коноплев Б.Г., Рындин Е.А. Генератор топологии статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2003. № 1(30).-с. 113-114.

10. Ковалев A.B. Четырехсторонние логические элементы заказных СБИС // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2001. - №1(19). - с. 95.

11. Ковалев A.B. Логические элементы для деформируемых субблоков заказных БИС // Известия ТРТУ. Таганрог: ТРТУ, 2000. - №3(17). - с. 155-159.

12. Ковалев A.B., Коноплев Б.Г. Метод мозаичного синтеза топологии заказных СБИС // Известия вузов. Электроника. № 4,1999. - с.23-29.

Монография.

13. Ковалев A.B. Технологии энергосбережения в микроэлектронных устройствах // Таганрог: Изд-во ТТИ ЮФУ, 2009. - 100 с.

Основные публикации по диссертации в других изданиях.

14. Коноплев Б.Г., Ковалев A.B., Будяков A.B. Комплект СФ-блоков для систем обработки и криптозащиты цифровых сигналов // Электронные компоненты, 2007. №2. - с. 11 - 16.

15. Ковалев A.B., Коноплев Б.Г. Графический редактор для проектирования заказных СБИС // Материалы Всероссийской НК «Радиоэлектроника, микроэлектроника, системы связи и управления» (РЭС-97). Таганрог: ТРТУ, 1997.-43-46.

16. Ковалев A.B., Коноплев Б.Г. Генератор топологии фрагментов СБИС // Труды IV Всероссийской НТК с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-97). - Дивноморское, 1997. - с.88-90.

17. Ковалев A.B., Коноплев Б.Г. Алгоритм размещения фрагментов микросхемы для кремниевого компилятора // Материалы НТК «Радиоэлектроника и электротехника в народном хозяйстве». - Москва, 1998. - с.75-78.

18. Ковалев A.B., Коноплев Б.Г. Методология синтеза топологии заказных БИС на основе фрагментов с «плавающими контактами». Methodology of the ASIC layout syntheses on the base of fragment with "floating contacts" // Труды XXV Юбилейной Международной конференции и дискуссионного научного клуба «Новые информационные

технологии в науке, образовании, телекоммуникации и бизнесе» (IT+SE'98). - Ялта-Гурзуф, 1998. - с. 98-102.

19. Ковалев A.B., Коноплев Б.Г. Логические элементы для заказных быстродействующих матричных СБИС // Труды V Всероссийской НТК с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-98). - Дивноморское, 1998. -с. 140-142.

20. Ковалев A.B., Коноплев Б.Г., Рындин Е.А. Расчет надежности систем с учетом устройств управления // Труды VI Международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). - Дивноморское, 1999. с. 141.

21. Ковалев A.B. Логические элементы для деформируемых субблоков заказных СБИС // Труды VI Международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). -Дивноморское, 1999. с. 151

22. Ковалев A.B. Метод быстрой экстракции паразитных емкостей топологии интегральных схем // Труды VII международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2000). - Дивноморское, 2000. 4.2. - с. 84-85.

23. Ковалев A.B. Описание положения блоков СБИС древовидной структурой // Тезисы докладов V Всероссийской НТК «Техническая кибернетика, радиоэлектроника и системы управления» (КРЭС-2000). - Таганрог: ТРТУ, 2000. - с. 228.

24. Ковалев A.B. Структура представления данных о размещении блоков СБИС // Электроника и информатика - XXI век. Третья Международная НТК: Тезисы докладов. - М.: МИЭТ, 2000. - 230 с.

25. Ковалев A.B., Коноплев Б.Г. Генетический алгоритм размещения разногабаритных блоков СБИС // Перспективные информационные технологии и интеллектуальные системы. - Таганрог: ТРТУ, 2001, № 5. с. 71-87.

26. Ковалев A.B. Подсистема многоуровневой канальной трассировки микроэлектронных компонентов интегральных схем // Всероссийская НТК «Электроника»: Тезисы докладов. - М.: МИЭТ, 2001. - с. 86 -87.

27. Ковалев A.B., Коноплев Б.Г. Методика размещения блоков СБИС на. основе генетической эволюции // Труды международного конгресса «Искусственный интеллект в XXI веке» (ICAI'2001). - М.: Изд-во Физико-математической литературы, 2001. с.695-704.

28. Ковалев A.B., Коноплев Б.Г. Представление положения разногабаритных блоков СБИС направленным графом // Труды международных конференций «Искусственные интеллектуальные системы» (IEEE AIS'02) и "Интеллектуальные САПР" (CAD-2002). Научное издание. -М.: Изд-во Физико-математической литературы, 2002. с.308-314.

29. Ковалев A.B. Метод формирования триггерных кластеров СБИС // Электроника и информатика - 2002. Труды IV Международной НТК. Ч. 1.-М.: МИЭТ, 2002. - с. 341-343.

30. Konoplev B.G., Ryndin Е.А., Kovalev A.V. An Embedded Static RAM Generator Based on a Parameterized Library // Proceedings of International Conference On ASIC (ASICON 2003), Beijing, China, Oct. 21-24, 2003. -140 -147 pp.

31. Ковалев A.B. Метод распределения цепей синхронизации компонентов микроэлектронных систем // «Электроника». Вторая Всероссийская НТК. - М.: МИЭТ, 2003. - с. 247-248.

32. Ковалев A.B., Козловский А.Е. Алгоритм трансляции топологических файлов из формата CIF в формат SOURCE И «Электроника». Вторая Всероссийская НТК. - М.: МИЭТ, 2003. - с. 212-213.

33. Ковалев A.B. Разработка метода построения VHDL-описаний СФ-блоков для повторного использования в системах обработки изображений на основе описаний на языке SystemC // Труды IX международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004). - Дивноморское, 2004. 4.2. - с. 4346.

34. Ковалев A.B., Кальсков В.В. Средства моделирования квантовых алгоритмов // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2,2006. - с. 35-36.

35. Ковалев A.B. IP-блок декодирования сверточных турбокодов // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2, 2006. - с. 143-146.

36. Ковалев A.B., Зыонг М.З. Аппаратное самотестирование компонентов RISC-процессора // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2, 2006. - с. 146-149.

37. Ковалев A.B., Коноплев Б.Г. Комплект СФ-блоков для систем обработки и передачи видеоизображений // Проблемы разработки перспективных микроэлектронных систем - 2006 (МЭС-06). Сборник научных трудов / под общ.ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2006.-с. 353-356.

38. Ковалев A.B., Будяков A.B. Встраиваемый блок криптозащиты с интерфейсом АМВА AHB // Проблемы разработки перспективных микроэлектронных систем - 2006 (МЭС-06). Сборник научных трудов / под общ.ред. АЛ. Стемпковского. - М.: ИППМ РАН, 2006. - с. 357360.

39. Ковалев A.B. Метод синтеза энергосберегающих функциональных асинхронных блоков систем-на-кристалле // Автоматизация проектирования дискретных систем (Computer-Aided design of Discrete Devices - CAD DD'07): Материалы Шестой международной конференции, 14-

15 ноября 2007 г., Минск. Т.1. - Минск: ОИПИ HAH Беларуси, 2007. С. 137-142.

Свидетельства об официальной регистрации программ для ЭВМ.

40. Итенберг И.И., Ковалев A.B., Коноплев Б.Г. и др. Свидетельство №2003612336 от 14.10.2003 г.

41. Коноплев Б.Г., Ковалев A.B., Рындин Е.А. Свидетельство №2004611653 от 12.07.2004 г.

Личный вклад диссертанта в работы, опубликованные в соавторстве, состоит в том, что основные задачи, составляющие содержание диссертации, были поставлены им самостоятельно и доведены до практического решения. В частности:

в [2] - разработан маршрут и алгоритмы проектирования асинхронных СБИС с использованием автоматической конвертации проектов;

в [4, 5] - предложен и исследован метод построения квантовых вычислительных устройств;

в [9] - разработан метод, алгоритмы и программные средства топологического синтеза блоков статического ОЗУ с малым энергопотреблением;

в [12] - предложен метод топологического синтеза СБИС с малым энергопотреблением;

в [14-20, 25, 27, 28, 30, 32, 34, 36, 37, 38] - разработаны СФ-блоки для систем обработки и криптозащиты цифровых сигналов, алгоритм и программное обеспечение для проектирования заказных СБИС, алгоритм и программное обеспечение для генерации топологии фрагментов СБИС, алгоритм размещения фрагментов микросхемы для кремниевого компилятора, методология синтеза топологии заказных БИС на основе фрагментов с «плавающими контактами», Логические элементы для заказных быстродействующих матричных СБИС, генетический алгоритм размещения разногабаритных блоков СБИС, методика размещения блоков СБИС на основе генетической эволюции, представление положения разногабаритных блоков СБИС направленным графом, алгоритм трансляции топологических файлов из формата CIF в формат SOURCE, средства моделирования квантовых алгоритмов, метод аппаратного самотестирования компонентов RISC-процессора, проект встраиваемого блока криптозащиты с интерфейсом АМВА AHB.

в [40,41] - разработаны алгоритмы и исходные коды.

Таганрог. Типография ТТИ ЮФУ. 2009 г. Зак. №¿33 Тираж 150 экз.

ВВЕДЕНИЕ.

1 АНАЛИТИЧЕСКИЙ ОБЗОР МЕТОДОВ СНИЖЕНИЯ ЭНЕРГОПОТРЕБЛЕНИЯ.

1.1. Источники рассеиваемой мощности в КМОП СБИС

1.2. Классификация методов уменьшения величины рассеиваемой мощности в КМОП СБИС.

1.3. Концепции разработки методов оптимизации энергопотребления в микроэлектронных системах-накристалле.

1.3.1. Энергосбережение на технологическом уровне.

1.3.2. Снижение потребления энергии на схемотехническом уровне.

1.3.3. Снилсение потребления энергии на уровне логики.

1.3.4. Снижение потребления энергии на уровне протоколов.

1.3.5. Сниэ/сение потребления энергии на архитектурном уровне.

1.3.6. Снижение потребления энергии на программном уровне.

1.4. А синхр о иные схемы.

1.4.1. Классы асинхронных схем.

1.4.2. Принципы работы асинхронных схем.

1.4.3. С-элемент.

1.4.4. Методы синтеза асинхронных функциональных блоков.

1.5. ква нто вые кле то чные а в тома ты.

1.6. Выводы.

2 МЕТОДОЛОГИЯ ПОСТРОЕНИЯ ЦИФРОВЫХ АСИНХРОННЫХ КОМПОНЕНТОВ СИСТЕМ-НА-КРИСТАЛЛЕ.

2.1. схемотехническое формирование асинхронных ф ункциональных блоков.

2.1.1. Описание метода схемотехнического формирования блоков.

2.1.2. Исследование эффективности создаваемых асинхронных схем

2.2. Модели энергопотребления асинхронных функциональных блоков КМОП СБИС.

2.2.1. Аналитические модели для оценки энергопотребления и задержек сигналов.

2.2.2. Сравнение оценок предлоэюенной модели с результатами моделирования.

2.3. Выводы.

3 СНИЖЕНИЕ ЭНЕРГОПОТРЕБЛЕНИЯ НА АРХИТЕКТУРНОМ УРОВНЕ

3.1. Метод оптимизации аппаратных за тра т в системе-накр исталле.

3.2. Применение метода оптимизация аппаратных затрат при проектировании асинхронной системы.

3.2.1. Архитектуры турбодекодера.

3.2.2. Оптимизированная асинхронная архитектура декодера.

3.2.3. Анализ энергопотребления и эффективности декодирования

3.3. Метод оптимизации межблочных транзакций и распределения задач в системах- на-кр ист алле.

3.3.1. Описание метода.

3.3.2. Модели оценки энергоэффективности межсоединений в системе-на-кристалле.

3.4. Выводы.

4 ПРОЕКТИРОВАНИЕ ВЫЧИСЛИТЕНЫХ УСТРОЙСТВ НА ОСНОВЕ КВАНТОВЫХ КЛЕТОЧНЫХ АВТОМАТОВ.

4.1. Метод построения логических схем на основе мажоритарных элементов квантовых клеточных автоматов

4.2. Разработка и исследование конструкций элементов асинхронной логики на основе квантовых клеточных автоматов.

4.3. Выводы.

5 МЕТОДОЛОГИЯ АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ ЭНЕРГОСБЕРЕГАЮЩИХ КОМПОНЕНТОВ МИКРОЭЛЕКТРОННЫХ СИСТЕМ-НА-КРИСТАЛЛЕ.

5.1 Методология проектирования асинхронных систем.

5.2. Метод проектирования асинхронных СФ-блоков вычислительных систем с использованием языка С+ +.

5.3. Метод построения УНОЬ-описаний СФ-блоков для повторного использования на основе описаний на языке БгбтемС.

5.4. Выводы.

В ходе развития информационного общества и технологий в повседневную жизнь все больше проникают портативные носимые электронные устройства. К этому классу устройств можно отнести устройства мобильной связи и глобальной навигации, ноутбуки, карманные компьютеры, мультимедийные аксессуары, беспроводные датчики состояния здоровья спортсменов и многие другие.

Число разрабатываемых приложений удваивается с каждым годом, удовлетворяя запросы потребителей инновационных решений. Различные новшества требуют все больше и больше энергии, что напрямую сказывается на длительности автономной работы портативных устройств. Высокие требования к качеству передаваемого голоса, скорости обработки и передачи аудио- и видеосигналов привели к необходимости увеличения объемов памяти, а также рабочей частоты процессора. Это, конечно же, отражается на потребляемой энергии, а ее уровень становится одним из самых важных факторов при создании портативной техники. В частности, в некоторых современных приложениях требования к эффективности энергопотребления становятся жизнеопределяющими. Например, разработчикам беспроводных сенсорных сетей необходимо, чтобы сенсорное устройство в течение всего времени его жизни (эксплуатации) работало от одной батареи [1]. При создании сенсорных сетей принципиальными требованиями к ним являются беспроводная связь, сверхмалые энергопотребление, габариты, цена и новые функции определения местоположения и самоорганизации. Ограниченные возможности энергозатрат приводят, особенно в случае использования радиосредств, к необходимости более тесного, локального взаимодействия между элементарными модулями сети и реализации стратегии согласованных групповых действий для выполнения поставленной задачи. Другими словами, в сенсорных сетях, для массового использования, элементарные модули должны быть очень маленькими и очень дешёвыми. Так, одной из целей на ближайшие годы ставится достижение габаритов элементарного модуля порядка одного кубического миллиметра, энергопотребления менее милливатта и стоимости менее одного доллара.

Очевидны тенденции к непрерывному росту сложности данных устройств и, соответственно, повышению потребностей в обеспечении их достаточным количеством энергии. Удовлетворение современных требований к компактности, надежности и продолжительности непрерывной работы напрямую зависит от уровня энергопотребления электронных компонентов описанного класса устройств.

Учитывая непрерывное, хотя и относительно медленное, усовершенствование технологий создания энергоемких элементов питания, а также, с другой стороны, увеличение энергетических потребностей сложных портативных устройств можно предположить, что данные устройства всегда будут иметь конечное время непрерывной работы, которое необходимо будет продлять за счет различных методов оптимизации энергопотребления (повышения энергоэффективности). Также с уменьшением габаритов должны уменьшаться и источники питания (миниатюрные аккумуляторы, солнечные батареи с небольшой площадью и т.п.), что при прочих равных условиях снижает их емкость или мощность. Помимо всего прочего, необходимость продления времени работы практически любых портативных автономных устройств между процессами зарядки, вероятно, не исчезнет никогда, даже с учетом успешного развития технологий источников питания.

На рис. 1 показан прогноз роста потребляемой кристаллами мощности от автономных источников питания. Данная тенденция спрогнозирована группой International Technology Roadmap for Semiconductors (ITRS) [2], которая показывает, что после 2012 года потребляемая кристаллами (с батарейным питанием) энергия будет поддерживаться на уровне 3 Ватт. Однако этого не получится достигнуть, если уровень потребления мощности будет поддерживаться только непрестанным масштабированием комплементарных металл-оксид-полупроводниковых (КМОП) без применения специальных энергосберегающих методов [3]. технологий

4,5

Рис. 1. Тенденция потребления мощности портативными устройствами источник [2])

Разработчики, кроме обеспечения цифровых устройств всей современной функциональностью, должны сделать их достаточно экономичными с точки зрения потребления энергии и работоспособными в широком диапазоне операционных и технологических факторов.

Методы снижения потребляемой мощности позволят устройствам работать без специального термального обслуживания, что приведет к более дешевым корпусам и малым размерам. Поскольку высокое энергопотребление влияет на надежность КМОП-схем, то соответственно снижение мощности повысит их запас прочности.

Реализация всех функциональных модулей вычислительных систем с использованием энергосберегающих технологий позволит создавать на одном кристалле функционально законченные устройства с высокой степенью интеграции. Это значительно увеличит функциональную насыщенность кристалла, снизит массогабаритные параметры конечного продукта, увеличит его производительность.

В таких условиях энергопотребление становится одним из ограничивающих факторов, сдерживающих дальнейшее развитие портативной электронной техники.

В итоге актуальность разработки методов проектирования микроэлектронных цифровых устройств с низким энергопотреблением можно определить следующими основными факторами:

• наличием множества приложений (портативные компьютеры, средства навигации, средства связи, цифровая аудио- и видеотехника), которые должны сочетать высокую надежность и требуемое быстродействие с низким потреблением энергии для достижения заданной продолжительности автономной работы;

• необходимостью снижать потребляемую мощность для решения проблемы отвода тепла, т.к. это определяет массогабаритные показатели устройств;

• необходимостью решения проблемы проведения эффективного тестирования сложных функциональных цифровых устройств, при котором значительно возрастает рассеиваемая мощность [4].

Задачу проектирования вычислительных микроэлектронных систем с малым энергопотреблением возможно эффективно решить только с применением методов снижения потребления энергии на всех уровнях иерархии проекта. Ошибка на любом из уровней иерархии может свести на нет все успешные результаты на остальных. Например, проект CADRE [5] (процессор цифровой обработки сигналов для мобильных телефонов), был хорошо оптимизирован на архитектурном и программном уровнях, но на схемном и логическом уровнях оказался неэффективен.

В связи с вышеизложенным, тема диссертационной работы, направленной на исследование и разработку методов оптимизации энергопотребления в микроэлектронных системах-на-кристалле, является актуальной.

Целью диссертационной работы является разработка и исследование методов оптимизации энергоэффективности на различных уровнях проектной иерархии — на схемотехническом, архитектурном, программном и технологическом, что позволит снизить энергопотребление и, соответственно, увеличить длительность автономной работы микроэлектронных устройств.

Для достижения поставленной цели в работе решались следующие основные задачи:

- разработка и исследование методологии построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков с малым энергопотреблением;

- разработка и исследование аналитических моделей для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- разработка и исследование метода повышения энергоэффективности на архитектурном уровне;

- разработка и исследование метода оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- разработка и исследование метода проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- разработка конструкций элементов асинхронной логики на основе квантовых клеточных автоматов;

- разработка и исследование методологии автоматизированного проектирования энергоэффективных асинхронных микроэлектронных систем-на-кристалле;

- разработка и исследование метода проектирования асинхронных функциональных блоков с использованием языка С++;

- разработка и исследование метода построения УНОЬ-описаний энергоэффективных функциональных блоков для повторного использования на основе описаний на языке 8уз1етС.

Научная новизна диссертационной работы:

- предложена методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- получены аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками, разработана методика нахождения оптимальных ширин каналов транзисторов для максимизации энергоэффективности; представлен метод повышения энергоэффективности микроэлектронных систем на архитектурном уровне; разработан метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- предложен метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов; создана методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле;

- разработан метод проектирования асинхронных функциональных блоков с использованием языка С++.

Практическая значимость диссертационной работы.

В соответствии с предложенными методами применительно к заказным СБИС разработаны: алгоритмы и программы схемотехнического синтеза асинхронных функциональных блоков, алгоритм и программа оценки энергоэффективности синтезированных блоков, конструкции элементов цифровых функциональных блоков на основе квантовых клеточных автоматов, конструкции элементов асинхронной логики на основе квантовых клеточных автоматов, маршрут проектирования СБИС на основе библиотеки элементов AMS-0,8 мкм для САПР Leonardo Spectrum, маршрут проектирования заказных СБИС от уровня поведенческого представления на языке VHDL до структурного описания в формате EDIF, БИС арбитра шин многопроцессорной вычислительной системы, выполненный на библиотеке элементов НР-0,5 мкм, БИС арбитра шин для многопроцессорной вычислительной системы на основе БМК серии 5503ХМ2, БИС арбитра шин для многопроцессорной вычислительной системы на основе ПЛИС, БИС декодера сверточных турбокодов для спутниковой телекоммуникационной системы INMARSAT, проект статического ОЗУ для технологии кремний-на-изоляторе, компилятор топологии статического ОЗУ для систем-на-кристалле. Данные разработки подтверждены актами о внедрении.

Применение всех разработанных автором методов, моделей и маршрутов проектирования позволило создать вычислительные микроэлектронные системы с малым энергопотреблением.

Выполнены исследовательские и опытно-конструкторские работы по отработке предложенных методов повышения энергоэффективности на архитектурном и схемотехническом уровнях проектной иерархии систем-на-кристалле.

Предложенные идеи архитектурного преобразования функциональных блоков могут быть использованы при проектировании новых систем микроэлектронной техники.

Разработанные в диссертационной работе положения, методы и маршруты проектирования микроэлектронных систем позволили повысить качественные результаты при создании новых образцов микроэлектронной техники в проектных организациях электронной промышленности РФ. В диссертации решена крупная научная проблема снижения энергопотребления микроэлектронной техники, имеющая хозяйственное значение, а также изложены научно обоснованные технические решения, внедрение которых внесет значительный вклад в развитие микроэлектронной промышленности страны и повышение ее обороноспособности.

Достигнуто значительное снижение (от 20 до 80 %) энергопотребления асинхронных компонентов систем-на-кристалле по сравнению с синхронными аналогами, созданными на основе традиционных методов проектирования. Повышение энергоэффективности по сравнению с известными асинхронными схемами достигает 3 раз.

Эффективность предложенных методов схемотехнического проектирования доказана результатами сравнительного анализа с существующими методами проектирования на основе NCL-логики. Сокращение числа транзисторов в среднем до 60%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным SPICE-моделированием на моделях 5-го уровня. Расхождение достигает 8 %.

Эффективность предложенного метода повышения энергоэффективности за счет минимизации аппаратных ресурсов (объемов ОЗУ) доказана сравнительным анализом результатов проектирования с существующими архитектурами различных систем-на-кристалле. В частности, показано сравнение энергоэффективности декодера сверточных турбокодов по алгоритму MAP. Достигнуто сокращение в 2 раза по энергопотреблением и площадью по сравнению с аналогами при одной и той же задержке декодирования.

Эффективность предложенного метода оптимизации транзакций доказана сравнительным анализом с существующими методами распределения задач в графе, которые не учитывают реальных размеров и ориентацию топологии блоков в сочетании с моделями энергоэффективности межсоединений. Среднее сокращение энергопотребления достигает 20%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным 8Р1СЕ-моделированием на моделях 5-го уровня. Расхождение в оценке нетрассированных соединений с трассированными достигает 50 %.

Эффективность предложенного метода проектирования функциональных блоков на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов. Сокращение числа элементов в среднем достигает 3 раз. Снижение времени проектирования до 14 раз.

Эффективность предложенного подхода построения конструкции элементов асинхронной логики на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов.

Достоверность результатов проектирования на основе разработанных методов проверена путем моделирования функционирования конструкций с помощью известных моделей и специализированных программных средств.

Эффективность предложенного метода трансляции функциональных описаний на языке С++ в НБЬ-описания с учетом особенностей асинхронной логики доказана результатами сравнительного анализа с существующими методами проектирования систем-на-кристалле, которые либо не предназначены для разработки асинхронных систем, либо не позволяют прямую трансляцию с исполнимых спецификаций. Сокращение времени проектирования достигает в среднем 50%.

Эффективность предложенного маршрута сквозного проектирования асинхронных систем, интегрирующего в себе разработанные и известные методы была показана апробацией на примере проектов микроконтроллера, турбодекодера, криптопроцессора и др. Сокращение времени проектирования асинхронных систем достигает в среднем 90%.

Разработанный маршрут проектирования асинхронных систем, а также методы формирования высокоуровневых описаний функциональных блоков позволил повысить качество и скорость процесса разработки систем-на-кристалле с малым энергопотреблением.

Применение всех разработанных автором методов, моделей и маршрутов проектирования даст возможность создавать вычислительные микроэлектронные системы с ультра-малым энергопотреблением.

Результаты работы использованы в научных исследованиях и разработках ГУ НПК «Технологический центр» МИЭТ (ТУ) (г.Москва), Научно-образовательного центра «Нанотехнологии» Южного федерального университета (г.Таганрог), ОАО НКБ ВС (г.Таганрог), ГКБ «Связь» (г.Ростов-на-Дону), использованы в НИР, выполненных по заданиям Министерства образования и науки РФ, а также внедрены в учебный процесс подготовки студентов Технологического института Южного федерального университета в г.Таганроге.

Основные результаты диссертационной работы обсуждались и были одобрены на Всероссийских научно-технических конференциях с международным участием "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-97, ПЭМ-98) (Дивноморское, 1997, 1998 гг.), на XXVI Юбилейной Международной конференции и дискуссионном научном клубе «Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе» (1Т+8Е'98) (Ялта-Гурзуф, 1998 г.), на ХХХХШ-ХХХХУ1 научно-технических конференциях ТРТУ (Таганрог, 1998 - 2001 гг.), Всероссийской НТК «Компьютерные технологии в науке, проектировании и производстве» (Нижний Новгород, 1999 г.), на Международных научно-технических конференциях "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-99, ПЭМ-2000) (Дивноморское, 1999, 2000 гг.), на 3-й международной НТК «Электроника и информатика - XXI век» (Москва, 2000 г.), на XLVIII научно-технической конференции ТРТУ (Таганрог, 2003), International Conference On ASIC (ASICON 2003, Пекин, 2003), Второй Всероссийской научно-технической конференций (МИЭТ, Москва, 2003), XLIX научно-технической и научно-методической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2004), IX международной научно-технической конференции «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004, Дивноморское, 2004), LI научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2005), X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06, Таганрог, 2006), Конференции «Проблемы разработки перспективных микроэлектронных систем - 2006» (МЭС-06, Москва, 2006), Конференции «Автоматизация проектирования дискретных систем» (CAD DD'07, Минск, 2007), LV научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТТИ ЮФУ (Таганрог, 2009).

По результатам диссертационной работы опубликовано 39 печатных работ (из них: 12 в изданиях рекомендованных ВАК и одна монография), 17 отчетов по НИР и 2 свидетельства об официальной регистрации программ.

Основные положения и результаты, выносимые на защиту:

- методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- метод повышения энергоэффективности на архитектурном уровне;

- метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- конструкции элементов асинхронной логики на основе квантовых клеточных автоматов;

- методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле;

- метод проектирования асинхронных функциональных блоков с использованием языка С++.

Диссертация посвящена разработке методов повышения энергоэффективности цифровых систем и состоит из 5 глав. В главе 1 приведена классификация источников рассеиваемой мощности и обзор методов снижения энергопотребления. В главе 2 описана разработка методологии схемотехнического проектирования асинхронных элементов, позволяющей повысить энергоэффективность вычислительных систем-на-кристалле. Методы снижения энергопотребления в цифровых устройствах на архитектурном уровне рассмотрены в главе 3. Глава 4 содержит описание методов проектирования вычислительных устройств на основе квантовых клеточных автоматов. В главе 5 предлагаются методология и маршруты автоматизированного проектирования асинхронных вычислительных систем с малым энергопотреблением.

5.4. Выводы

Предложенный маршрут проектирования может быть реализован с помощью существующих средств САПР и разработанных программных средств, выполняющих ряд специальных процедур.

Метод трансляции алгоритмов, описанных на языке С++, в синтезируемое описание на языке VHDL позволит резко сократить время проектирования микроэлектронных систем.

Метод автоматического построения VHDL-описаний асинхронных СФ-блоков для повторного использования в системах-на-кристалле на основе описаний на языке SystemC также может быть использован в общем маршруте проектирования для сокращения временных затрат на разработку микроэлектронных систем.

ЗАКЛЮЧЕНИЕ

В рамках диссертационной работы предложены и исследованы методы повышения энергоэффективности вычислительных систем, реализующихся по технологии КМОП и на основе квантовых клеточных автоматов.

Достигнуто значительное снижение (от 20 до 80 %) энергопотребления асинхронных компонентов систем-на-кристалле по сравнению с синхронными аналогами, созданными на основе традиционных методов проектирования. Повышение энергоэффективности по сравнению с известными асинхронными схемами достигает 3 раз.

Эффективность предложенных методов схемотехнического проектирования доказана результатами сравнительного анализа с существующими методами проектирования на основе NCL-логики. Сокращение числа транзисторов в среднем до 60%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным SPICE-моделированием на моделях 5-го уровня. Расхождение достигает 8 %.

Эффективность предложенного метода повышения энергоэффективности за счет минимизации аппаратных ресурсов (объемов ОЗУ) доказана сравнительным анализом результатов проектирования с существующими архитектурами различных систем-на-кристалле. В частности, показано сравнение энергоэффективности декодера сверточных турбокодов по алгоритму MAP. Достигнуто сокращение в 2 раза по энергопотреблением и площадью по сравнению с аналогами при той же задержке декодирования.

Эффективность предложенного метода оптимизации транзакций доказана сравнительным анализом с существующими методами распределения задач в графе, которые не учитывают реальных размеров и ориентацию топологии блоков в сочетании с моделями энергоэффективности межсоединений. Среднее сокращение энергопотребления достигает 20%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным SPICE-моделированием на моделях 5-го уровня. Расхождение в оценке нетрассированных соединений с трассированными достигает 50 %.

Эффективность предложенного метода проектирования функциональных блоков на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов. Сокращение числа элементов в среднем достигает 3 раз. Снижение времени проектирования до 14 раз.

Эффективность предложенного подхода построения конструкции элементов асинхронной логики на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов.

Достоверность результатов проектирования на основе разработанных методов проверена путем моделирования функционирования конструкций с помощью известных моделей и специализированных программных средств.

Эффективность предложенного метода трансляции функциональных описаний на языке С++ в HDL-описания с учетом особенностей асинхронной логики доказана результатами сравнительного анализа с существующими методами проектирования систем-на-кристалле, которые либо не предназначены для разработки асинхронных систем, либо не позволяют прямую трансляцию с исполнимых спецификаций. Сокращение времени проектирования достигает в среднем 50%.

Эффективность предложенного маршрута сквозного проектирования асинхронных систем, интегрирующего в себе разработанные и известные методы была показана апробацией на примере проектов микроконтроллера, турбодекодера, криптопроцессора и др. Сокращение времени проектирования асинхронных систем достигает в среднем 90%.

Выполнены исследовательские и опытно-конструкторские работы по отработке предложенных методов повышения энергоэффективности на архитектурном и схемотехническом уровнях проектной иерархии систем-на-кристалле.

Предложенные идеи архитектурного преобразования функц иональных блоков использованы при проектировании новых систем микроэлектронной техники, в частности, спутниковой коммуникационной системы и др.

Разработанные в диссертационной работе новые положения, методы и маршруты проектирования асинхронных систем позволяют повысить качественные результаты при создании новых образцов микроэлектронной техники в проектных организациях электронной промышленности РФ. В диссертации решена научная проблема снижения энергопотребления микроэлектронной техники, имеющая важнейшее хозяйственное значение, а также изложены научно обоснованные технические решения, внедрение которых внесет значительный вклад в развитие микроэлектронной промышленности страны и повышение ее обороноспособности.

Основные положения и результаты работы докладывались и обсуждались на семинарах и конференциях: на Всероссийских научно-технических конференциях с международным участием "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-97, ПЭМ-98) (Дивноморское, 1997, 1998 гг.), на XXVI Юбилейной Международной конференции и дискуссионном научном клубе «Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе» (IT+SE'98) (Ялта-Гурзуф, 1998 г.), на XXXXIII-XXXXVI научно-технических конференциях ТРТУ (Таганрог, 1998 - 2001 гг.), Всероссийской НТК «Компьютерные технологии в науке, проектировании и производстве» (Нижний Новгород, 1999 г.), на Международных научно-технических конференциях "Актуальные проблемы твердотельной электроники и микроэлектроники" (ПЭМ-99, ПЭМ-2000) (Дивноморское, 1999, 2000 гг.), на 3-й международной НТК «Электроника и информатика - XXI век» (Москва,

2000 г.), на XLVIII научно-технической конференции ТРТУ (Таганрог, 2003), International Conference On ASIC (ASICON 2003, Пекин, 2003), Второй Всероссийской научно-технической конференций (МИЭТ, Москва, 2003), XLIX научно-технической и научно-методической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2004), IX международной научно-технической конференции «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004, Дивноморское, 2004), LI научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2005), X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06, Таганрог, 2006), Конференции «Проблемы разработки перспективных микроэлектронных систем - 2006» (МЭС-06, Москва, 2006), Конференции «Автоматизация проектирования дискретных систем» (CAD DD'07, Минск, 2007), LV научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТТИ ЮФУ (Таганрог, 2009).

1. J. Rabaey. Ultra low-power computation and communication enables ambientintelligence // Keynote at 2003, Smart Objects Conference in Grenoble, April 2003.

2. International technology roadmap for semiconductors report, 2004 update. URL:http://www.itrs.net/. (Дата обращения: 01.03.2004).

3. Roy К., Prasad S. C. Low power CMOS VLSI circuit design. New York: John

4. Wiley and Sons, Inc., 2000.

5. Zorian Y. A. Distributed BIST control scheme for complex VLSI dissipation //

6. Proceedings 11th IEEE VLSI Test Symposium (VTS.93), Princeton, NJ. -IEEE Computer Society Press, 1993. pp. 4-9.

7. M.Lewis and L. Brackenbury, "CADRE: An Asynchronous Embedded DSP for

8. Mobile Phone Applications", Design Automation for Embedded Systems, Vol.6, No.4, pp.451-475, 2002.

9. A. Chandrakasan and R. Brodersen. Low Power CMOS Design. Wiley-IEEE1. Press, 1998.

10. Y. Lin, C. Wu, and et. al. Leakage scaling in deep submicron CMOS for SoC //

11. EE Transactions on Electron Devices, 49:1034-1041, June 2002.

12. N.S. Kim, T. Austin, and et. al. Leakage current: Moore's law meets static power

13. IEEE Transactions on Electron Devices, 36:68-74, December 2003.

14. Turgis S., Azemard N., Auvergne D. Explicit evaluation of short circuit powerdissipation for CMOS logic structures // Proc. ISLPD. 1995. - pp. 129-134.

15. Sakurai Т., Newton A. R. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas // IEEE J. Solid-State Circuits. Vol. 25, 1990. - pp. 584-594.

16. Ultra low-power electronics and design / Edited by Macii E.- Dordrecht: Kluwer Academic Publisher, 2004.

17. Yarmolik V., Murashko I. A peak-power estimation for digital circuits design // Fifth Int. Conf. «New Information Technologies». Minsk: BSEU, 2002. - pp. 34-38.

18. Tosik G., Gaffiot F., Lisilc Z.et al. Power dissipation in optical and metallic clock distribution networks in new VLSI technologies // Electronics Letters. -Vol. 4, N 3, 2004. pp. 198-200.

19. A.J. Martin. An Asynchronous Approach to Energy-Efficient Computing and Communication // Department of Computer Science. 2002. pp. 1-7.

20. Karl M. Fant and Scott A. Brandt. NULL Convention Logic. (Theseus Logic Inc. 1997). 35 pages.

21. H.B. Bakoglu, "Circuits, Interconnections, and Packaging for VLSI.", Addison-Wesley, Menlo Park, CA, 1990.

22. Borah M., Owens R.M., Irwin M.J, "Transistor sizing for low power CMOS circuits.", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.15, no.6, June, pp. 665-671, 1996.

23. Santos C., Wilke G., Lazzari C., Reis R., Guntzel J.L, "A transistor sizing method applied to an automatic layout generation tool", Proceedings 16th Symposium on Integrated Circuits and Systems Design, September, pp. 303307, 2003.

24. Jiren Yuan, Svensson C., "Principle of CMOS circuit power-delay optimization with transistor sizing", IEEE International Symposium on Circuits and Systems, vol.1, May, pp.637-640, 1996.

25. Augsburger S., Nikolic В., "Combining dual-supply, dual-threshold and transistor sizing for power reduction", Proceedings IEEE International

26. Computer Design: VLSI in Computers and Processors, September, pp. 316321,2002.

27. P.Pant, R.K.Roy and A.Chattejee, "Dual-threshold voltage assignment with transistor sizing for low power CMOS circuits", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.9, no.2, April, pp.390-394, 2001.

28. P. Penzes, M. NystrOm and A. J. Martin, "Transistor sizing of energy-delay efficient circuits", 10th TAU workshop, 2002.

29. Edward T. Lewis, "Optimization of device area and overall delay for CMOS VLSI designs", Proceedings of IEEE, vol. 72, pp. 670-689, 1984.

30. M. A. Cirit, "Transistor sizing in CMOS circuit", Proceedings of 24th ACM/IEEE Design Automation Conference, pp. 121-124, 1987.

31. J. Yuan and C. Svensson, "CMOS circuit speed optimization based on switch level simulation", Proceedings of 1988 IEEE International Symposium on Circuits and Systems, vol. 3, pp.2109-2112, 1988.

32. W.Elmore, "The transient response of damped linear networks with particular regard to wide band amplifiers", Journal of Applied Physics, vol.19, no.l, January, pp.55-63, 1948.

33. L. Chen, M. Margala, "Power-Efficiency Driven Device Sizing of PassTransistor Digital Circuits in Low-Voltage CMOS", International Workshop in Power and Timing Modelling, Optimization and Simulation (PATMOS), September, pp.6.2.1-6.2.13, 2001.

34. Santos C.,Wilke G., Lazzari C., Reis R., Guntzel J.L., "A transistor sizing method applied to an automatic layout generation tool", Proceedings of 16th Symposium on Integrated Circuits and Systems Design, September, pp. 303307, 2003.

35. Sundararajan V., Sapatnekar S.S., Parhi K.K., "Fast and exact transistor sizing based on iterative relaxation", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.21, no.5, May, pp.568-581, 2002.

36. Wroblewski A., Schumecher O., Schimpfle C.V., Nossek J.A., "Minimizing gate capacitances with transistor sizing", The 2001 IEEE International Symposium on Circuits and Systems, vol.4, May, pp. 186-189,2001.

37. R. Gonzalez, B. M. Gordon and M. A. Horowitz, "Supply and Threshold Voltage Scaling for Low Power CMOS", IEEE Journal of Solid-State Circuits, vol.32, no.8, August, pp.1210-1216, 1997.

38. S. Mutoh, S. Shigematsu, Y. Matsuya, et al., "A IV multi-threshold voltage CMOS DSP with an efficient power management technique for mobile phone applications", IEEE international Solid-State Circuits, vol.39, February, pp. 168-169, 1996.

39. K. Seta, H. Hara, T. Kuroda, et al., "50% active-power saving without speed degradation using stand-by power reduction (SPR) circuit", IEEE international Solid-State Circuits, vol.38,February, pp.318-319, 1995.

40. Hui Zhang, V. George, Jan M. Rabaey, "Low-Swing On-Chip Signaling Techniques: Effectiveness and Robustness", IEEE Transactions on very large scale integration (VLSI) systems, vol.8, no.3, June, pp.264-272, 2000.

41. Ram K. Krishnamurthy, Herman Schmit, L.Richard Carley, "A Low-Power 16bit Multiplier-Accumulator using Series-regulated Mixed Swing Techniques", Proceedings of the IEEE Custom Integrated Circuits Conference, May, pp.499502, 1998.

42. L. G. Heller, W. R. Griffin, J. W. Davis and N. G. Thoma, "Cascode Voltage Switch Logic: A Differential CMOS Logic Family", Proceedings of International Solid-State Circuits Conference, pp. 16-17, 1984.

43. K.Yano, Y.Sasaki, K.Rikino and K.Seki, "Top-down Pass-transistor Logic Design", Journal of Solid-State, vol.31, June, pp.792-803, 1996.

44. I.E. Sutherland, "Micropipelines", Communications of the ACM, vol.32, no.6, June, pp.720-738, 1980.

45. M.E. Dean, T.E. Williams and D.L. Dill, "Efficient self-timing with level-encoded 2-phase dual-rail (LEDR)", MIT Conference on Advanced Research in VLSI, March, 1991.

46. V. Varshavsky, V. Marakhovsy and M. Tsukisaka, "Data-controlled delays in the asynchronous design", Proceeding Of the 1996 IEEE International Symposium Circuits and Systems (ISCAS96), vol. 4, May, pp. 153-155, 1996.

47. E. Grass, Viv Bartlett and Izzet Kale, "Completion-Detection Techniques for Asynchronous Circuits", IEICE Trans. Inf.&Syst., vol.E80-D, no. 3, March, pp.344-350, 1997.

48. Ковалев A.B. Технологии энергосбережения в микроэлектронных устройствах. // Монография. Таганрог: Изд-во ТТИ ЮФУ, 2009. 100 с.

49. W.A. Clark. Macromodular computer systems // Proceedings of the Spring Joint Computer Conference, AFIPS, April 1967.

50. J.T. Udding. A formal model for dening and classifying delay-insensitive circuits and systems // Distributed Computing, 1(4): 197-204, 1986.

51. D.L. Dill. Trace Theory for Automatic Hierarchical Verication of Speed-Independent Circuits. MIT Press, Cambridge, MA, 1989.

52. A.J. Martin. The limitation to delay-insensitivity in asynchronous circuits // Proceedings of the Sixth MIT Conference / W.J. Dally editor. Advanced Research in VLSI: MIT Press, Cambridge, MA, 1990. - pp. 263-278.

53. J.A. Brzozowski and J.C. Ebergen. On the delay-sensitivity of gate networks // IEEE Transactions on Computers, 41(11):1349-1360, November 1992.

54. J.C. Ebergen. A formal approach to designing delay-insensitive circuits // Distributed Computing, 5(3):107-119, 1991.

55. M.B. Josephs and J.T. Udding. An overview of D-I algebra // Proceedings of the Twenty-Sixth Annual Hawaii International Conference on System Sciences, volume I, IEEE Computer Society Press, January 1993. pp. 329338.

56. S.M. Burns. Performance analysis and optimization of asynchronous circuits // Ph.D. Thesis. Technical Report Caltech-CS-TR-91-01, California Institute of Technology, 1991.

57. K. van Berkel. Handshake Circuits. An asynchronous architecture for VLSI programming // International Series on Parallel Computation 5. Cambridge University Press, 1993.

58. Kees van Berkel. Beware the isochronic fork // Integration, the VLSI journal, 13(2): 103-128, 1992.

59. R.E. Miller. Switching Theory. Volume II: Sequential Circuits and Machines. John Wiley and Sons, New York, NY, 1965.

60. P.A. Beerel and T. Meng. Automatic gate-level synthesis of speed-independent circuits // Proceedings of the IEEE/ACM International Conference on Computer-Aided Design, IEEE Computer Society Press, November 1992. pp. 581-586.

61. A. Kondratyev, M. Kishinevsky, B. Lin, P. Vanbekbergen, and A. Yakovlev. Basic gate implementation of speed-independent circuits // Proceedings of the 31st ACM/IEEE Design Automation Conference, ACM, June 1994. pp. 5662.

62. C. Mead and L. Conway. Introduction to VLSI Systems, chapter 7. Addison-Wesley, Reading, MA, C.L. Seitz, System Timing, 1980.

63. Филин А. В. Степченков Ю. А. Компьютеры без синхронизации // В сб. «Системы и средства информатики» М.: Наука, вып. 9, 1999. - с. 247261.

64. Muller, D. and Bartky, W., A theory of asynchronous circuits // Annals of computation laboratory of Harvard University. vol. 29, 1959. - pp. 204-243.

65. S.H. Unger. Asynchronous Sequential Switching Circuits // Wiley-Interscience, New York, NY, 1969.

66. C. Myers and T. Meng. Synthesis of timed asynchronous circuits // Proceedings of the IEEE International Conference on Computer Design, IEEE Computer Society Press, October 1992. pp. 279-284.

67. Dennis J.B. Data Flow Computation. Control Flow and data Flow Concepts of distributed Programming // International Summer School, Marktoberdorf, Springer, Berlin, July 31- August 12, 1984. - pp. 343-398.

68. J. Sparse. Asynchronous circuit design a tutorial. In J. Sparse and S. Furber, editors, Principles of asynchronous circuit design - A systems perspective, chapter 1-8, pages 1-152. Kluwer Academic Publishers, 2001. 337 pages.

69. Petri C.A. Kommunikation mit Automaten. Technische Hochschule Darmstadt, 1962.

70. S.S. Patil. An Asynchronous Logic Array. Technical Report Technical Memorandom 62, Mas- sachusetts Institute of Technology, Project MAC, 1975.

71. F. Commoner, A. Holt, S. Even, and A. Pnueli. Marked directed graphs // Journal of Computer and System Sciences, 5(5):511-523, October 1971.

72. C.L. Seitz. Asynchronous machines exhibiting concurrency // Conference Record of the Project MAC Conference on Concurrent Systems and Parallel Computation, 1970.

73. L.Y. Rosenblum and A.V. Yakovlev. Signal graphs: from self-timed to timed ones // Proceedings of International Workshop on Timed Petri Nets, Torino, Italy, IEEE Computer Society Press, July 1985. pp. 199-207.

74. P. Vanbekbergen, F. Catthoor, G. Goossens, and H. De Man. Optimized synthesis of asynchronous control circuits from graph-theoretic specifications //

75. Proceedings of the IEEE International Conference on Computer-Aided Design, IEEE Computer Society Press, November 1990. pp. 184-187.

76. C.E. Molnar, T.-P. Fang, and F.U. Rosenberger. Synthesis of delay-insensitive modules // Henry Fuchs, editor, Proceedings of the 1985 Chapel Hill Conference on Very Large Scale Integration, CSP, Inc., 1985. pp. 67-86.

77. T.-A. Chu. Synthesis of self-timed VLSI circuits from graph-theoretic specifications. Technical Report MIT-LCS-TR-393, Ph.D. Thesis, Massachusetts Institute of Technology, 1987.

78. T. H.-Y. Meng, R.W. Brodersen, and D.G. Messerschmitt. Automatic synthesis of asynchronous circuits from high-level specifications // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 8(11):1185-1205, November 1989.

79. A.V. Yakovlev. On limitations and extensions of STG model for designing asynchronous control circuits // Proceedings of the IEEE International Conference on Computer Design, IEEE Computer Society Press, October 1992. pp. 396-400.

80. V.I. Varshavsky, M.A. Kishinevsky, V.B. Marakhovsky, V.A. Peschansky, L.Y. Rosenblum, A.R. Taubin, and B.S. Tzirlin. Self-timed Control of Concurrent Processes. Kluwer Academic Publishers, 1990. Russian edition: 1986.

81. T.-A. Chu, N. Mani, and C.K.C. Leung. An efficient critical race-free state assignment technique for asynchronous finite state machines // Proceedings of the 30th ACM/IEEE Design Automation Conference, ACM, June 1993. pp. 2-6.

82. R. Puri and J. Gu. Area efficient synthesis of asynchronous interface circuits // Proceedings of the IEEE International Conference on Computer Design, IEEE Computer Society Press, October 1994. pp. 212-216.

83. R. Puri and J. Gu. A modular partitioning approach for asynchronous circuit synthesis // Proceedings of the 31st ACM/IEEE Design Automation Conference, ACM, June 1994. pp. 63-69.

84. K.-J. Lin and C.-S. Lin. Automatic synthesis of asynchronous circuits // Proceedings of the 28th ACM/IEEE Design Automation Conference, ACM, June 1991. pp. 296-301.

85. J. Cortadella, M. Kishinevsky, A. Kondratyev, L. Lavagno, and A. Yakovlev. Methodology and tools for state encoding in asynchronous circuit synthesis // 33rd ACM/IEEE Design Automation Conference, June 1996.

86. M.L. Yu and P.A. Subrahmanyam. A path-oriented approach for reducing hazards in asynchronous designs // Proceedings of the 29th IEEE/ACM Design Automation Conference, IEEE Computer Society Press, June 1992. pp. 239244.

87. L. Lavagno, K. Keutzer, and A. Sangiovanni-Vincentelli. Algorithms for synthesis of hazard-free asynchronous circuits // Proceedings of the 28th ACM/IEEE Design Automation Conference, ACM, June 1991. pp. 302-308.

88. L. Lavagno and A. Sangiovanni-Vincentelli. Algorithms for synthesis and testing of asynchronous circuits. Kluwer Academic, 1993.

89. E.M. Sentovich. SIS: a system for sequential circuit synthesis. Technical Report UCB/ERL M92/41, Dept. of EECS, UC Berkeley, May 1992.

90. M.A. Kishinevsky, A.Y. Kondratyev, A.R. Taubin, and V.I. Varshavsky. Concurrent Hardware: The Theory and Practice of Self-Timed Design. John Wiley and Sons Ltd, 1994.

91. C. Ykman-Couvreur, B. Lin, and H. De Man. ASSASSIN: a synthesis system for asynchronous control circuits. Technical report, IMEC Laboratory, September 1994.

92. S.M. Burns. General condition for the decomposition of state holding elements // Proceedings of the International Symposium on Advanced Research in Asynchronous Circuits and Systems (Async96), IEEE Computer Society Press, November 1996. pp. 48-57.

93. Валиев К. А. Квантовые компьютеры и квантовые вычисления // Успехи физических наук. Т. 175, №1, 2005. - С.3-39

94. Валиев К. А., Кокин А. А. Проблемы реализации полномасштабного квантового компьютера на ядерных спинах в кремниевой наноструктуре //Труды ФТИАН. Т.18, 2005. - С. 19-36

95. C. S. Lent and P. Douglas Tougaw. A device architecture for computing with quantum dots. Proc. IEEE, 85(4):541-557, April 1997.

96. P. D. Tougaw and C. S. Lent. Logical devices implemented using quantum cellular automata. J. Appl. Phys., 75(3): 1818-1825, February 1994.

97. P. Douglas Tougaw and C. S. Lent. Dynamic behavior of quantum cellular automata. J. Appl. Phys., 80(8):4722-4735, October 1996.

98. I. Amlani, A. O. Orlov, G. Toth, G. H. Bernstein, C. S. Lent, and G. L. Snider. Digital logic gate using quantum-dot cellular automata. Science, 284:289-291, April 1999.

99. K. Walus, G.A. Jullien, and V. Dimitrov. Computer arithmetic structures for quantum cellular automata. Asilomar Conference on Signals, Systems, and Computers, November 2003.

100. R. Zhang, K. Walut, Wei Wang and G. Jullien, "Circuit design based on majority gates for applications with quantum cellular automata," IEEE Asilomar conference 2004, USA, Nov. 2004.

101. Sutherland I. E. Micropipelines // Commun. ACM, vol. 32, June 1989. pp. 720-738.

102. Karl M. Fant and Scott A. Brandt. NULL Convention Logic™: A Complete and Consistent Logic for Asynchronous Digital Circuit Synthesis //

103. Proceedings of an International Conference on Application-Specific Systems, Architectures and Processors, 1996.- pp. 261-273.

104. Karl M. Fant and Scott A. Brandt, NULL Convention Logic™ System, US patent 5,305,463 April 19,1994.

105. C. Brej and J.D. Garside. A Quasi-Delay-Insensitive Method to Overcome Transistor Variation // Dept. of Computer Science, The University of Manchester, Oxford Road, Manchester, M13 9PL, UK. 6 p.

106. F.-C. Cheng. Practical Design and Performance Evaluation of Completion Detection Circuits // In Proceedings of an International Conference on Computer Design (ICCD98), Oct 1998.- pp. 59-64.

107. Sobelman G.E., Karl Fant. CMOS circuit design of threshold gates with hysteresis // Theseus Logic, Inc. 2002. 5 p.

108. Shams M., Ebergen J. C., and Elmasry M. I. Modeling and comparing CMOS implementations of the C-element // Dep. Comput. Sci., Univ. Waterloo, Waterloo, Ont., Canada, Tech. Rep. CS-98-12, May 1998.

109. Shams M., Ebergen J. C., Elmasry M. I. Optimizing CMOS implementations of C-element // Proc. Int. Conf. Comput. Design (ICCD), Oct. 1997. pp. 700705.

110. Furber S. B. and Day P. Four-phase micropipeline latch control circuits // , IEEE Trans VLSI Syst., vol. 4, June 1996. pp. 247-253.

111. Peeters A. M. G. Single-Rail Handshake Circuits, Ph.D. dissertation. Eindhoven Univ. Technol., The Netherlands, June 1996.

112. A. S. Sedra and K.C. Smith. Microelectronic circuits (Fifth Edition ed.). New York: Oxford, 2004. 552 p.

113. Eric Vittoz and Jean Fellrath, "CMOS analog circuits based on weak inversion operation," IEEE J. Solid-State Circuits, vol. 12, no. 3, pp. 224-231, June 1977.

114. T.Sakurai, A.R. Newton. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas // IEEE Journal of Solid-State Circuits, vol.25, 1990. pp.584 - 594.

115. Ковалев A.B. Метод проектирования быстродействующих асинхронных цифровых устройств с малым энергопотреблением // Известия вузов. Электроника. № 1, 2009. с. 48-53.

116. Ковалев A.B. IP-блок декодирования сверточных турбокодов // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). Таганрог, часть 2, 2006. - с. 143-146.

117. Ковалев A.B., Зыонг М.З. Аппаратное самотестирование компонентов RISC-процессора // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). Таганрог, часть 2, 2006. - с. 146-149.

118. Ковалев A.B., Будяков A.B. Встраиваемый блок криптозащиты с интерфейсом АМВА AHB // Проблемы разработки перспективных микроэлектронных систем — 2006 (МЭС-06). Сборник научных трудов / под общ.ред. A.JI. Стемпковского. М.: ИППМ РАН, 2006. - с. 357-360.

119. Ковалев A.B. Асинхронный МАР-декодер с пониженным энергопотреблением // Вестник компьютерных и информационных технологий. № 7, 2009. с. 49-55.

120. Ковалев A.B., Коноплев Б.Г., Рындин Е.А., Лысенко И.Е. Разработка, отладка и исследование интеллектуальных модулей беспроводнойпередачи данных по стандарту ZigBee // Отчет по НИОКР, ГР № 01200609502. Таганрог: ООО «АйПи-Проспект», 2007. - 68 с.

121. Berrou С., Glavieux A, Thitimajshima P., "Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes", Proceedings of ICC'93, Geneva, Switzerland, pp. 1064-1070, May, 1993.

122. L. R. Bahl, J. Cocke, F. Jelineck and J. Raviv, "Optimal Decoding of Linear Codes for Minimizing Symbols Error Rate", in IEEE Transactions on Information Theory, pp. 284-287, Mar. 1974.

123. C.E. Shannon, "A Mathematical Theory of Communication", The Bell System Technical Journal, July-Oct 1948.

124. Andersen J.D., "Selection of component codes for turbo coding based on convergence properties", "Armales des Telecommunications", Vol. 54, No 3-4, special issue on turbo codes, march-april 1999 ( http://www.tele.dtu.dk/-jda/).

125. Z.Wang, H.Suzuki, K.Parhi "VLSI Implementation Issues of Turbo Decoding Design for Wireless Applications" In proc, SiPS'99, October 1999

126. J.Dielissen, J. van Meerbergen, M.Bekooij, F.Yarmsze, S.Sawitzki, J.Huisken, A. van der Werf "Power-efficient layered Turbo Decoder processor", DATE'01, Munich, March 2001

127. Turbo Concept, "TC1000 turbo encoder/decoder", datasheet. http://www.turboconcept.com

128. Small Word Communications, "MAP04T Very High Speed MAP Decoder", datasheet, http://www.sword.com.au/products

129. Altera, "Turbo Decoder IP vl.1", http://www.altera.com/products/ip/

130. F.Cathoor, S.Wuytack, E. de Greef, F.Balasa, L.Nachtergaele, A.Vandecapelle "Custom Memory Management Methodology, Exploration of

131. Memory Organization for Embedded Multimedia System Design", Kluwer Academic Publishers, 1998.

132. C. Berrou, P. Adde, E. Angui, S. Faudeil. "A low complexity soft-output viterbi decoder architecture. IEEE Proceedings of the paper."

133. S.Pietrobon Implementation and Performance of a Turbo/MAP Decoder. Int'l. J. Satellite Commun., vol.16, January-February, 1998, pp.23-46.

134. B. Bougard, A. Giulietti, L. Van der Perre, F. Catthoor, A Class of Power Efficient VLSI Architecture for High Speed Turbo-decoding, IEEE Globecom 2002, Taipei, Taiwan R.O.C., November 2002.

135. C.Schurgers, F.Catthoor, M.Engels Energy Efficient Data Transfer and Storage Organization for a MAP Turbo Decoder Module // ISLPED'99, San Diego, CA, 1999. pp. 76-81

136. M.Shams, J.C.Ebergen, M.I.Elmasry Modeling and Comparing CMOS Implementations of the C-Element // IEEE Transactions on VLSI Systems, vol.6, No.4, Dec 1998. pp.563-567.

137. Ковалев A.B., Разработка декодера сверточных турбокодов // Отчет по НИОКР (заказчик ФГУП «ГКБ «Связь»), х/д №13405. Таганрог: ТРТУ, 2006.-9 с.

138. Грушвицкий Р.И., Мурсаев А.Х., Угрюмов Е.П. Проектирование систем на микросхемах программируемой логики. СПб.: БХВ-Петербург, 2002. -608 е.: ил.

139. Tang Lei, Shashi Kumar. Optimizing Network on Chip Architecture Size for Applications, ASICON2003, Beijing, China, pp. 152-155.

140. Курейчик B.M. Генетические алгоритмы. Таганрог: изд-во ТРТУ, 1998. - 242 с.

141. Гладков JI. А., Курейчик В. В., Курейчик В. М. Генетические алгоритмы // Издательство: ФИЗМАТЛИТ, 2006 г.- 320 с.

142. Ковалев А.В., Коноплев Б.Г., Рындин Е.А. Расчет надежности систем с учетом устройств управления // Труды VI Международной НТК

143. Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). Дивноморское, 1999. с. 141.

144. Ковалев А.В., Коноплев Б.Г., Рындин Е.А. Методика расчета надежности микросистем с резервированием // I Всероссийская НТК «Компьютерные технологии в науке, проектировании и производстве». Нижний Новгород: НГТУ, 1999, ч.15,- с.43.

145. Ковалев А.В., Коноплев Б.Г., Рындин Е.А. Расчет надежности систем с учетом устройств управления // Известия ТРТУ. Таганрог: ТРТУ, 2000, №3(17). с. 140-145.

146. Konoplev B.G., Kovalev A.V., Kalskov V.V. New Method for Improving Quantum-Algorithm Reliability // Russian Microelectronics ISSN 1063-7397, 2007, Vol. 36, No. 2, pp. 135-138. © Pleiades Publishing, Ltd., 2007.

147. W. Wang, K. Walus, and G.A. Jullien. Quantum-dot cellular automata adders. IEEE Nano Conference, August 2003.

148. Ковалев A.B., Кальсков В.В. Средства моделирования квантовых алгоритмов // Труды X Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). Таганрог, часть 2, 2006. - с. 35-36.

149. К. Walus, V. Dimitrov, G.A. Jullien, W.C. Miller. QCADesigner: A CAD Tool for an Emerging Nano-Technology // Micronet Annual Workshop 2003, Oct 1-2, Toronto, ON, 2003.

150. J. Timler and C. S. Lent, "Power gain and dissipation in quantum-dot cellular automata", J. Appl. Phys., vol 91, no 2, pp. 823-831, 2002.

151. J. Timler, C. S. Lent. Power gain and dissipation in quantum-dot cellular automata // J. Appl. Phys., vol 91, no 2, 2002. pp. 823-831.

152. Ковалев A.B., Коноплев Б.Г., Бибило П.Н. Маршрут проектирования с автоматической конвертацией проектов синхронных СБИС в асинхронные // Известия вузов. Электроника. № 3(77), 2009. с. 18-25.

153. Стемпковский A.JL, Семенов М.Ю. Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL Учебное пособие. М.:МИЭТ, 2005. - 140 с

154. Армстронг Дж.Р. Моделирование цифровых систем на языке VHDL/ Пер. с англ. М.: Мир, 1992. - 175 с.

155. Ковалев А.В., Коноплев Б.Г., Рындин Е.А., Ивченко В.Г. Отработка маршрутов проектирования СБИС видеопроцессора для анализа и обработки изображений в реальном масштабе времени // Отчет по НИР, ГР №01.20.007388. Таганрог: ТРТУ, 2001. - 60 с.

156. ModelSim. Advanced Simulation and Debug Datasheet // Mentor Graphics Corporation, 2008.

157. Бибило П.Н. Синтез логических схем с использованием языка VHDL. -М.: Солон-Р, 2002. 384 с.

158. Бибило П.Н. Системы проектирования интегральных схем на основе языка VHDL. StateCAD, ModelSim, LeonardoSpectrum. M.: COJIOH-Пресс, 2005. - 384 с.

159. LeonardoSpectrum with Leonardolnsight. Datasheet // Mentor Graphics Corporation, 2003.

160. Бибило П.Н., Кардаш С.H., Романов В. И. СиВер система синтеза и верификации комбинационных логических схем // Информатика. - № 4, 2006. - С. 79-87.

161. Ковалев A.B., Коноплев Б.Г., Лысенко И.Е. Разработка и исследование методов и средств проектирования субмикронных СБИС на основе унифицированных библиотек микрофрагментов // Отчет по НИР, ГР № 01.2.00102848. Таганрог: ТРТУ, 2002. - 54 с.

162. Ковалев A.B., Коноплев Б.Г. Графический редактор для проектирования заказных СБИС // Материалы Всероссийской НТК «Радиоэлектроника, микроэлектроника, системы связи и управления» (РЭС-97). Таганрог: ТРТУ, 1997.

163. Ковалев A.B., Коноплев Б.Г. Генератор топологии фрагментов СБИС // Труды IV Всероссийской НТК с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-97). — Дивноморское, 1997.

164. Ковалев A.B., Коноплев Б.Г. Алгоритм размещения фрагментов микросхемы для кремниевого компилятора // Материалы ежегодной НТК «Радиоэлектроника и электротехника в народном хозяйстве». Москва, 1998.

165. Ковалев A.B., Коноплев Б.Г. Логические элементы для заказных быстродействующих матричных СБИС // Труды V Всероссийской НТК смеждународным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-98). Дивноморское, 1998.

166. Ковалев A.B., Коноплев Б.Г. Автоматизированное проектирование фрагментов заказных СБИС // Известия ТРТУ. Таганрог: ТРТУ, 1998. №3(9). с. 145-146.

167. Ковалев A.B. Логические элементы для деформируемых субблоков заказных СБИС // Труды VI Международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). — Дивноморское, 1999. с. 151

168. Ковалев A.B., Коноплев Б.Г., Рындин Е.А. Генератор топологии статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2003. № 1(30).-с. 113-114.

169. Ковалев A.B., Коноплев Б.Г. Метод мозаичного синтеза топологии заказных СБИС // Известия вузов. Электроника, № 4, 1999.

170. Ковалев A.B., Коноплев Б.Г. Метод сжатия топологии субблоков заказных СБИС // V ежегодная НТК «Радиоэлектроника, электротехника и энергетика». — Москва, 1998.

171. Ковалев A.B., Коноплев Б.Г. Синтез топологии заказных БИС на основе фрагментов с «плавающими контактами» // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 1999. №2(12). с. 142.

172. Ковалев A.B. Логические элементы для деформируемых субблоков заказных БИС // Известия ТРТУ. Таганрог: ТРТУ, 2000, №3(17). с. 155159.

173. Ковалев A.B. Описание положения блоков СБИС древовидной структурой // Тезисы докладов V Всероссийской НТК «Техническая кибернетика, радиоэлектроника и системы управления» (КРЭС-2000). -Таганрог: ТРТУ, 2000. с. 228.

174. Ковалев A.B. Структура представления данных о размещении блоков СБИС // Электроника и информатика XXI век. Третья Международная НТК. - М.: МИЭТ, 2000. - 230 с.

175. Ковалев A.B. Четырехсторонние логические элементы заказных СБИС // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2001. №1(19). с. 95.

176. Ковалев A.B., Коноплев Б.Г. Генетический алгоритм размещения разногабаритных блоков СБИС // Перспективные информационные технологии и интеллектуальные системы. Таганрог: ТРТУ, 2001, № 5. с. 71-87.

177. Ковалев A.B. Подсистема многоуровневой канальной трассировки микроэлектронных компонентов интегральных схем // Всероссийская НТК «Электроника». М.: МИЭТ, 2001. - с. 86 -87.

178. Ковалев A.B., Коноплев Б.Г. Методика размещения блоков СБИС на основе генетической эволюции // Труды международного конгресса «Искусственный интеллект в XXI веке» (1САГ2001). М.: Изд-во ФИЗМАТЛИТ, 2001. с.695-704.

179. Ковалев A.B. Метод формирования триггерных кластеров СБИС // Электроника и информатика 2002. IV Международная НТК. Ч. 1. - М.: МИЭТ, 2002. - с. 341-343.

180. Ковалев A.B. Метод распределения цепей синхронизации компонентов микроэлектронных систем // «Электроника». Вторая Всероссийская научно-техническая конференция.Тезисы докладов. М.: МИЭТ, 2003. -с. 247-248.

181. Ковалев A.B., Козловский А.Е. Алгоритм трансляции топологических файлов из формата CIF в формат SOURCE // «Электроника». Вторая Всероссийская научно-техническая конференция.Тезисы докладов. М.: МИЭТ, 2003.-с. 212-213.

182. Ковалев А.В. Методика и программные средства автоматического синтеза библиотечных элементов для модулей статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2004. № 1(36). с. 116-120.

183. Assura Layout vs. Schematic (LVS) Verifier. Datasheet // Cadence Design Systems, Inc., 2007.

184. Ковалев А.В. Метод быстрой экстракции паразитных емкостей топологии интегральных схем // Труды VII международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2000). Дивноморское, 2000. 4.2. - с. 84-85.

185. J. Gerlach and W. Rosenstiel. "System Level Design. Using the SystemC Modeling Platform"; In: Merker, Schwarz (Eds.): System Design Automation, pp. 27-34, Kluwer Academic Publisher, 2001.

186. R.Hunter "The essence of compilers" Prentice Hall Europe, 1999.

187. S.Bakshi, D.D.GAjski "Hardware/software partitioning and pipelining", DAC97, Anaheim, С A, 1997.

188. Грушвицкий Р.И., Мурсаев A.X., Урюмов Е.П. Проектирование систем на микросхемах программируемой логики.- СПб.: БХВ-Петербург, 2002.-608с.

189. HDL Designer 2002 LPM Quick Reference Guide. Copyright © Mentor Graphics Corporation 1999-2001. 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777.

190. Konoplev B.G., Kovalev A.V., Ryndin E.A. An Embedded Static RAM Generator Based on a Parameterized Library // Proceedings of International Conference On ASIC (ASICON 2003), Beijing, China, Oct. 21-24, 2003.