автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.15, диссертация на тему:Методы и алгоритмы тестирования памяти ЭВМ с обнаружением кратных функциональных неисправностей

Содержание.

Введение.

1 Функциональное тестирование памяти.

2 Маршевый тест для одноразрядной памяти.

2.1 Модель неисправностей одноразрядной памяти.

2.2 Маршевый тест для одноразрядной памяти.

3 Маршевый тест для многоразрядной памяти.

3.1 Модель неисправностей многоразрядной памяти.

3.2 Маршевый тест для многоразрядной памяти.

4 Программная реализация результатов исследований.

4.1 Особенности тестирования памяти с учетом кэширования.

Стремительное развитие средств электронной вычислительный техники, средств связи и управления, а также другого электронного оборудования породило небывалый научно-технический прогресс во всех сферах человеческой деятельности. Это развитие прежде всего базируется на новейших достижениях микроэлектроники по созданию современной элементной базы микропроцессоров и микросхем с большой и сверхбольшой степенью интеграции (БИС и СБИС). В условиях постоянного усложнения разрабатываемых средств электронной техники, как функционального, так и структурного (уже сегодня на подложке микропроцессора может быть расположено несколько миллионов транзисторов), в условиях необходимости быстрого продвижения уже разработанных устройств на рынок (быстрое моральное устаревание средств вычислительной техники) проблема надежного тестирования современных микропроцессоров (МП) и микропроцессорных систем (МПС) становится все более актуальной. При этом очевидно, что качество и оперативность проектирования, эффективность и надежность функционирования микропроцессоров и микропроцессорных систем существенно зависят от качества и достоверности результатов решения задач их тестового диагностирования [1-12].

Уже сейчас, при проектировании систем с высокой степенью интеграции компонентов, затраты на создание адекватных тестовых программ могут превышать совокупные расходы на проектирование и изготовление компонентов. Известны примеры (Pentium, i860), когда недостаточно качественное тестирование приводило к выбраковке больших партий серийно выпускаемых изделий [13-23]. Причиной этому является несовершенство методов и средств анализа, применяемых для диагностики и построения тестов.

Развитие прогрессивных технологий в микроэлектронике, переход на новую элементную базу и применение новых архитектурных и организационных решений при проектировании изделий вычислительной техники сделали мало эффективными средства диагностирования, ориентированные на структурный уровень представления цифровых устройств и потребовали развития теории технической диагностики, разработки новых методов и средств [24-39].

К настоящему времени при тестировании микропроцессоров общепризнанным является функциональный подход, ориентированный на проверку функций, а не структур [24-40]. Это вызвано возрастанием сложности структурной схемы. Таким образом весьма важным представляется поиск новых формальных подходов, методов анализа и построения тестов, основанных на функциональной завершенности и программной управляемости объектов диагностирования.

Таким образом применение функционального подхода к тестированию МП и других ПУУ является в настоящее время естественным и практически единственно возможным способом проверки работоспособности этих устройств.

Методы анализа и построения тестов БИС и микропроцессоров на основе функциональных и структурно-функциональных подходов являются мало изученными, но вместе с тем их исследование и разработка представляются объективно неизбежными, так как диктуются стремительным усложнением структур современных микропроцессоров и микропроцессорных систем.

Цель и основные задачи работы. Целями диссертационной работы являются исследование методов тестирования памяти микропроцессорных систем и разработка алгоритмов тестирования, позволяющих обнаружить кратные неисправности памяти всех типов (согласно введенным моделям неисправностей) в любых их сочетаниях, даже при одновременном присутствии в памяти неисправностей всех типов.

Для достижения указанных целей были поставлены и решены следующие задачи:

- Выполнено исследование существующих методов тестирования памяти;

- Обосновано применение маршевого метода тестирования;

- Определена модель неисправностей для одноразрядной памяти;

- Синтезирован тест для одноразрядной памяти и доказана его полнота;

- Построена модель неисправностей для многоразрядной памяти;

- Синтезирован тест для многоразрядной памяти и доказана его полнота для созданной модели неисправностей;

- Разработаны практические рекомендации по реализации созданного алгоритма тестирования с учетом иерархической структуры памяти

Методы исследований базируются на основных положениях технической диагностики, математической логики, теории множеств, теории автоматов, а также на специальных работах по архитектуре микропроцессорных систем.

Научная новизна работы заключается в разработке и доказательстве обнаруживающей способности маршевых алгоритмов тестирования памяти, позволяющих обнаружить, в отличие от ранее существующих алгоритмов, кратные неисправности памяти всех типов в любых их сочетаниях.Разработанные алгоритмы отличаются также тем, что обладают малой ресурсоемкостью. В работе были получены следующие основные научные результаты:

- разработана модель неисправностей для одноразрядной памяти, отличающаяся от традиционных наличием различных дешифраторов для чтения и для записи, что также позволяет обнаружить неисправности при наличии всего одного дешифратора для чтения и для записи;

- разработана модель неисправностей для многоразрядной памяти, отличающаяся от традиционных наличием различных дешифраторов для чтения и для записи, а также характеризущаяся присутствием в ней различных динамических неисправностей сцепления внутри ячеек памяти;

- впервые синтезированы маршеве тесты для одноразрядной и многоразрядной памяти, которые позволяют обнаружить любую совокупность кратных неисправностей, и доказана их полнота в соответствии с введенными моделями неисправностей;

- разработаны оригинальные рекомендации по реализации теста с учетом иерархической структуры памяти

Практическая ценность работы. В работе решена актуальная научно-техническая задача, имеющая существенное значение для развития теории и практики технической диагностики и создания новых средств тестирования памяти микропроцессорных систем. Все исследования выполнялись с учетом последующей практической реализации разработок

Результаты исследований позволяют создавать эффективные программные и аппаратные средства тестирования памяти микропроцессорных систем разнообразного применения и назначения.

Достоверность научных положений, выводов и практических рекомендаций подтверждена корректным обоснованием предложенных моделей функциональных неисправностей памяти микропроцессорных систем и доказательностью синтезированных тестовых процедур.

Реализация результатов работы. Разработанный метод программно реализован. Процесс тестирования занимает всего несколько секунд, даже для очень емких микросхем памяти. Материалы 7 диссертационной работы используются в учебном процессе на кафедре электронной и компьютерной техники в Дальневосточном

Государственном Техническом Университете, обеспечивая дисциплины:

Автоматизация инженерного труда; Основы технической диагностики;

Средства технического обследования вычислительной техники.

Апробация работы.

Научные и практические результаты работы докладывались и обсуждались на следующих конференциях и семинарах:

1) Third International Students' Congress of the Asia-Pacific Region Countries "Young people & Scientific technical progress", 26-29 October 1999

2) Научно-технические конференции преподавателей и сотрудников ДВГТУ, Владивосток, (1998-2002)

3) Международная конференция «Автоматизация проектирования дискретных систем» CAD - DD' 2001 г. Минск, ноябрь 2001

4) Региональная научная конференция студентов, аспирантов, молодых ученых, г.Новосибирск, декабрь 2001г.

5) Международная конференция «Компьютерные науки и информационные технологии», г.Саратов, апрель 2002г.

6) Всероссийская конференция с международным участием «Новые информационные технологии в исследовании сложных структур», г.Томск, сентябрь 2002.

Заключение

Предложен и обоснован новый маршевый тест, обнаруживающий любое сочетание функциональных неисправностей четырех типов: константные, перехода, сцепления и кратного доступа. Тест требует 21N операций обращения к памяти для проверки одноразрядной памяти с произвольным доступом. Построена модель неисправностей для многоразрядной памяти. Результат, полученный для одноразрядной памяти, распространен на многоразрядную память, и в этом случае требует выполнения 30*N+8*N* log2 п операций обращения к памяти, где N - число ячеек памяти, п - разрядность ячеек.

При поиске решения не ставилась задача получения минимального теста, хотя тест Т не намного превышает нижнюю границу (14N), определенную в [57]. Вместе с тем тест является неизбыточным, так как при обосновании его полноты были учтены все маршевые элементы (и их операции). Для многоразрядной памяти тест Т возможно минимизировать, что несущественно уменьшит его ресурсоемкость, но весьма усложнит процесс доказательства его полноты. Разработаны практические рекомендации по реализации данного теста с учетом иерархической структуры памяти. В настоящее время создана тестовая программа, реализующая предложенный алгоритм для запоминающих устройств различного уровня иерархии памяти.

1. В.П. Чипулис, С.Г. Шаршунов, Анализ и построение тестов цифровых программно-управляемых устройств, Москва, Энергоатомиздат, 1992.

2. С. Cheng, С.-Т. Huang, J.-R. Huang, C.-W. Wu, C.-J. Wey, and M.-C. Tsai, "BRAINS: A BIST compiler for embedded memories", in Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems (DFT), Yamanashi, Oct. 2000, pp. 299-307.

3. K.-L. Cheng, C.-M. Hsueh, J.-R. Huang, J.-C. Yeh, C.-T. Huang, and C.-W. Wu, "Automatic Generation of Memory Built-in Self-Test Cores for System-on-Chip" in Proc. Tenth IEEE Asian Test Symp. (ATS), Kyoto, Japan, Nov. 2001, pp. 91-96.

4. C.-W. Wang, C.-F. Wu, J.-F. Li, C.-W. Wu, T. Teng, K. Chiu, and H.-P. Lin, "A built-in self-test and self-diagnosis scheme for embedded SRAM", J. Electronic Testing: Theory and Application, 2001

5. C.-H. Tsai and C.-W. Wu, "Processor-programmable memory BIST for bus-connected embedded memories", in Proc. Asia and South Pacific Design Automation Conf. (ASP-DAC), Yokohama, Jan. 2001, pp. 325-330.

6. ABADIR, M. S., AND REGH-ATI, H. K. 1983. LSI testing techniques. IEEE Micro. 3,1 (Feb.), 34- 51.

7. AKERS, S. B. 1980. Test generation techniques. IEEE Computer 13, 3 (Mar.), 9-16.

8. HOYT, P. M. 1977. The Navy Fortran validation system. In Proceedings of AFiPS National Computer Conference (Dallas,

9. Tex., June 13-16), vol. 46. AFIPS Press, Reston, Va., pp. 529537.

10. INTEL 1975. Memory Destgn Handbook. Intel Corp., Santa Clara, Calif.

11. KLAYTON, A. R. 1971. Fault analysis for computer memory systems and combinational logic networks. Ph.D. dissertation, Lehigh Univ.

12. MUEHLDORF, E. I., AND 8AVKAR, A. D. 1981. LSI logic testing-An overview. IEEE Trans. Comput 3, 1 (Jan.), 1-17.

13. C.-F. Wu, C.-T. Huang, K.-L. Cheng, and C.-W. Wu, "Simulation-based test algorithm generation for random access memories", in Proc. IEEE VLSI Test Symp. (VTS), Montreal, Apr. 2000, pp.291-296.

14. K.-L. Cheng, J.-C. Yeh, C.-W. Wang, C.-T. Huang, and C.-W. Wu, "RAMSES-FT: A fault simulator for flash memory testing and diagnostics", in Proc. IEEE VLSI Test Symp. (VTS), Monterey, California, Apr. 2002, pp. 281-286.

15. BARRACLAUGH, W., CHIANG, A. C. L., AND SOHL, W. 1976. Techniques for testing the microcomputer family. Proc. IEEE 64, 6 (June), 943-950.

16. BREUER, M. A., AND FRIEDMAN, A. D. 1976. Diagnosts and Rehable Design of Digital Systems. Computer Science Press, Potomac, Md.

17. NAIR, R. 1979. Comments on anfoptimal algorithm for testing stuck-at faults in random access mere- Dries. IEEE Trans. Comput. C-28, 3 (Mar.), 258- 261.

18. N. T. Jarwala , D. K. Pradhan, 1988, TRAM: a design methodology for high-performance, easily testable, multimegabit RAM's IEEE Trans. Comput.October Volume 37 Issue 10

19. Mazumder, P. and K. Chakraborty, Testing and Design of High-Density Random Access Memories, Kluwer Academic Publishers, Boston, 1996 IEEE International Workshop on Memory Technology, Design, and Testing, San Jose, pp. 33-40, 1997

20. B. Koenemann, J. Mucha and G. Zwiehoff, "Built-in Test for Complex Digital Integrated Circuits", IEEE Journal Solid-State Circuits, Vol. SC-15, No. 3, 1980, pp. 315-319

21. M. Sachdev, "Test and Testability Techniques for Open Defects in RAM Address Decoders", Proc. IEEE ED&TC '96, 1996, pp. 428434

22. J. Otterstedt, K. Gaedtke, K. Herrmann, M. Kuboschek, H.-U. Schroder and A. Werner, "A 16 cm Monolithic Multiprocessor 2 System Integrating 9 Video Signal Processing Elements", Proc. Int. Solid-State Circuits Conference '96, 1996, pp. 308-309

23. Ю. В. Малышенко, В.П. Чипулис, С.Г. Шаршунов, Автоматизация диагностирования электронных устройств, Москва, Энергоатомиздат, 1986.

24. J.-F. Li, R.-S. Tzeng, and C.-W. Wu, "Testing and diagnosing embedded content addressable memories", in Proc. IEEE VLSI Test Symp. (VTS), Monterey, California, Apr. 2002, pp. 389-394.

25. В Functional Testing of Semiconductor Random Access Memories Magdy S. Abadir, Hassan K. Reghbati ACM Computing Surveys (CSUR) September 1983 Volume 15 Issue 3

26. J. van de Goor , C. A. Verruijt, An overview of deterministic functional RAM chip testing, ACM Computing Surveys (CSUR), v.22 n.1, p.5-33, March 1990

27. BREUER, M. A., AND FRIEDMAN, A. D. 1980. Functional level primitives in test generation. IEEE Trans. Comput. C-29, 3 (Mar.), 223-235.

28. KNAIZUK, J., Jr., AND HARTMANN, С R. P. 1977a. An algorithm for testing random access memories. IEEE Trans. Comput C-26, 4 (Apr.), 414-416.

29. D. Niggemeyer, M. Redeker, E. M. Rudnick, "Diagnostic Testing of Embedded Memories based on Output Tracing", IEEE International Workshop Memory Technology, pp. 113-118, 2000

30. J.A. Brzozowski, H. Jurgensen "A Model for Sequential Machine Testing and Diagnosis" J. Electronic Testing: Theory and Application, Vol. 3, No. 3, pp. 219-234, August 1992

31. G.Carpaneto, E. Dell'Amico, I. Toth, "A Branch-and-Bound Algorithm for large scale Asymmetric Traveling Salesman Problems", Technical Report, Modena University 1990, ACM Collected Algorithms no. 750, 1994

32. B.F. Cockburn, "Deterministic Tests for Detecting Single Vcoupling Faults in RAMs", Journal of Electronic Testing: Theory and Applications (JETTA), Kluwer, Vol. 5, 1994, pp. 91-133

33. R. David, A. Fuentes and B. Courtois, "Random Pattern Testing Versus Deterministic Testing of RAM's", IEEE Trans. Сотр., Vol. 38, No. 5,1989, pp. 637-650

34. A. Krasniewski and K. Gaj, "Is There Any Future for Deterministic Self-Test of Embedded RAM's ?", European Test Conference '93, 1993, pp. 159-168

35. R. Dekker, F. Beenker and L. Thijssen, "Fault Modeling and Algorithm Development for Static Random Access Memories", Proc. IEEE Int. Test Conf. *88, 1988, pp. 343-352

36. P. Nordholz, J. Otterstedt and D. Niggemeyer, "A Defect-Tolerant Word-Oriented Static RAM with Built-in Self-Test and Self-Reconfiguration", Proc. Int. Conf. ISIS '96, 1996, pp. 124-132

37. Bellon, C., Velazco, R. and Ziade, H. (1988). Analysis of Experimental Results on Functional Testing and Diagnosis of Complex Circuits, In Proc. IEEE Int. Test Conference, pp. 64-72.

38. Каган Б.М. Мкртумян И.Б. Основы эксплуатации ЭВМ. М.: Энергоатомиздат, 1983.

39. Hayes J.R. Testing Memories for Single-Cell Pattern-Sensitive Faults// IEEE Trans, on Comput., 1980. Vol. C-29. N 3. P.249-254.

40. Suk D.S., Reddy S.M. Test Procedures for a Class of Pattern-Sensitive Faults in Semiconductor Random-Access Memories // IEEE Trans, on Comput., 1980. Vol. C-29. N 6. P.419-429.

41. Saluja K.K., Kinosita I.O. Test Pattern Generation for API Faults in RAM// IEEE Trans, on Comput., 1985. Vol. C-34. N 3. P.284-287.

42. J. P. Hayes, Detection of Pattern-sensitive faults in random access memories, IEEE Transactions on Computers, Vol. C-34, №3, Feb. 1975, pp 150-157.

43. V. P. Srini, API Tests for RAM chips, Computer, vol. 10, pp. 32-35, July 1977.

44. S.M. Thatte, Fault diagnosis of semiconductor random access memories, Coordinated Sci. Lab., Rep. R-769, May 1977.

45. S.M. Thatte and J.A. Abraham, Testing of semiconductor random access memories, in Proc. 7th Annu. Int. Conf. Fault-Tolerant Computing. IEEE Сотр. Soc., June 1977, pp. 81-87.

46. R. Nair, S.M. Thatte and J.A. Abraham, Efficient algorithms for testing of semiconductor random access memories, IEEE Trans. Comput., vol. C-26, pp. 572-576, June 1978.

47. J. Cocking, RAM Test Patterns and test strategy, in Dig. Papers, 1975 Symp. Semiconductor Memory Testing, IEEE Comput. Soc., Oct. 1975, pp. 1-8.

48. D. S. Suk, Functional and pattern-sensitive fault testing algorithms for the semiconductor random access memories, Ph. D. Dissertation , Elec. Eng., University of Iowa, Iowa City, IA, July 1978.

49. K.-L. Cheng, M.-F. Tsai, and C.-W. Wu, "Efficient Neighborhood Pattern-Sensitive Fault Test Algorithms for Semiconductor Memories", in Proc. IEEE VLSI Test Symp. (VTS), Los Angeles, Apr. 2001, pp. 225-230.

50. K.-L. Cheng and C.-W. Wu, "Neighborhood pattern-sensitive fault testing for semiconductor memories", in Proc. 11th VLSI Design/CAD Symp., Pingtung, Aug. 2000, pp. 401-404.

51. SOHL, W. E. 1977. Selecting test patterns for 4K RAMs. IEEE Trans Manuf. Technol MFT-6, 1, 51-60.

52. SUK, D. S., AND REDDY, S. M. 1980. Test procedures for a class of pattern-sensitive faults m semiconductor random-access memories, iEEE Trans. Comput C-29, 6 (June), 419-429.

53. Sharad C. Seth and K. Narayanaswamy A Graph Model for Pattern-Sensitive Faults in RAM's // IEEE Trans, on Comput., 1981. Vol. C-30. N 12. P.973-977.

54. Suk D.S., Reddy S.M. A MarchTest for Functional Faults in Semiconductor Random-Access Memories // IEEE Trans, on Comput., 1981. Vol. C-30. N 12. P.982-985.

55. Papachristou C.A., Narendar B.S. An Improved Method for Detecting Functional Faults in Semiconductor Random-Access Memories // IEEE Trans, on Comput., 1985. Vol. C-34. N 2. P. 110116.

56. Van de Goor, A.J. (1991). Testing Semiconductor Memories. Theory and Practice, John Wiley & Sons; Chichester, U.K.

57. N. B. Shangal, An improved algorithm for detecting functional faults in semiconductor random access memories, M.S. Thesis Dep. Elec. Comput. Eng., Univ. Cincinnati, 1982.

58. M.S. Abadir and H.K. Reghbati, Functional testing of semiconductor random access memories, ACM Comput Surveys, Vol. 15, №3, pp. 174-198, Sept. 1983.

59. Dekker, R. (1990). A Realistic Fault Model and Test Algorithms for Static Random Access Memories, IEEE Trans. On Сотр. C-9 (6), pp. 567-572.

60. Tlili, I. B. S. and van de Goor, A.J. (1997), Tests for word-oriented memoryes, Tech. Rep. №1-68340-44(1997)08, Delft University Technology, Department of Electrical Engineering, Delft, the Netherlands.

61. C.-F. Wu, C.-T. Huang, C.-W. Wang, K.-L. Cheng, and C.-W. Wu, "Error catch and analysis for semiconductor memories using March tests", in Proc. IEEE Int. Conf. Computer-Aided Design (ICCAD), San Jose, Nov. 2000, pp. 468-471.

62. J.-F. Li, K.-L Cheng, C.-T. Huang, and C.-W. Wu, "March-Based RAM Diagnosis Algorithms for Stuck-At and Coupling Faults", in Proc. International Test Conferenc (ITC), Baltmore, Oct. 2001, pp. 758-767.

63. K.-J. Lin and C.-W. Wu, "Testing content-addressable memories using functional fault models and March-like algorithms", IEEE Transactions on Computer-Aided Design of Integrated Circuits, vol. 19, no. 5, pp. 577-588, May 2000.

64. Sullivan, Dan. "Improving RAM Diagnostics." Embedded Systems Programming. December 1992. Zeidman, Bob. "Testing Memory Quickly." Embedded Systems Programming. August 1995: 68-75.

65. A. J. van de Goor, "Using March Tests to Test SRAMs", IEEE Design & Test of Computers, Volume: 10 Issue: 1, March 1993 pp: 8-14

66. Alexey S. Novikov, Sergey G. Sharshunov ,Functional testing of memory// Third International Students' Congress of the Asia-Pacific Region Countries "Young people & Scientific technical progress" (part 1), 26-29 October 1999, p 44-45

67. А.С. Новиков, Е.А. Верещагина, Программа для тестирования кэш-памяти процессора i486// Научная конференция «Вологдинские чтения», ДВГТУ, тез. докл. с 141, Владивосток, 1998

68. А.С. Новиков, С. Г. Шаршунов, Разработка алгоритмов функционального тестирования запоминающих устройств ЭВМ// Научная конференция «Вологдинские чтения», ДВГТУ, тез. докл. с. 78, Владивосток, 2001

69. А.С. Новиков, С. Г. Шаршунов, Алгоритм тестирования памяти// Международная конференция «Автоматизация проектирования дискретных систем» CAD DD' 2001 г. Минск, ноябрь 2001, материалы конференции, с. 69-72

70. А.С. Новиков, С.Г. Шаршунов,Функциональное тестирование памяти// Региональная научная конференция студентов, аспирантов, молодых ученых, г.Новосибирск, декабрь 2001г., тез. докл. с. 22-25

71. А.С. Новиков, С.Г. Шаршунов, Функциональное тестирование ОЗУ // Международная конференция «Компьютерные науки и информационные технологии», тез. докл. с. 48, г.Саратов, апрель 2002г.

72. Микитюк В.Г. Методы и алгоритмы встроенного тестирования ОЗУ, автореферат диссертации на соискание ученой степени K.T.H., Минск,1996.

73. C.-F. Wu, С.-Т. Huang, and C.-W. Wu, "RAMSES: a fast memory fault simulator", in Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems (DFT), Albuquerque, Nov. 1999, pp. 165-173.

74. C.-F. Wu, C.-T. Huang, K.-L. Cheng and Cheng-Wen Wu, "Fault simulation and test algorithm generation for random access memories", IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, Vol. 21, No. 4, pp. 480-490, Apr. 2002.

75. C.-T. Huang, J.-R. Huang, C.-F. Wu, C.-W. Wu, and T.-Y. Chang, "A programmable BIST core for embedded DRAM", IEEE Design & Test of Computers, vol. 16, no. 1, pp. 59-70, Jan.-Mar. 1999.

76. KNAIZUK, J., Jr., AND HARTMANN, C. R. P. 1977b. An optimal algorithm for testing stuck-at faults in random access memories. IEEE Trans. Cornput. C-26, 11 (Nov.), 1141-1144.

77. NAIR, R., THATTE, 8. M., AND ABRAHAM, J. A. 1978. Efficient algorithms for testing semiconductor random-access memories. IEEE Trans Comput. C-27, 6 (June), 572-576.

78. Parallel testing of parametric faults in a DRAM Pinaki Mazumder, Janak H. Patel Proceedings of the fifth MIT conference on Advanced research in VLSI January 1988

79. Chip verification of 4 Mbit DRAMs by e-beam testing J. Kolzer, M. Killian , K. Althoff, F. Bonner, S. Gorlich , J. Otto , W. Argyo , F. Fox , H. Hemmert , D. Sommer Microelectronic Engineering May 19901. Volume 12 Issue 1-4

80. A. J. van de Goor, B. Smit, "Generating March Tests Automatically",IEEE International Test Conference, pp. 870-877, 1994

81. A. J. van de Goor, B. Smit, "Automatic the Verification of March Tests",IEEE VLSI Test Symposium, pp. 312- 318,1994

82. A. J. van de Goor, B. Smit, "The Automatic Generation of March Tests", IEEE International Workshop Memory Technology, pp. 8691, 1994

83. K. Zarrineh, S. J. Upadhyaya, S. Chakravarty, "A New Framework jpM3enerating Optimal March Tests for Memory Arrays", IEEE International Test Conference, pp. 73-82, 1998

84. J.A. Brzozowski, B.F. Cockburn "Detection of Coupling Faults in RAMs" J. Electronic Testing: Theory and Application, Vol. 1, No. 2, pp. 151-162, May 1990.

85. A. Борзенко IBM PC: устройство, ремонт, модернизация. M.: Компьютер Пресс, 1996.

86. Михульчук Р., Рыжиков Микропроцессоры 80x86, Pentium. Архитектура, функционирование, программирование, синтез кода. Минск: Битрикс, 1994.70

87. C.-F. Wu, C.-T. Huang, K.-L. Cheng, C.-W. Wang, and C.-W. Wu, "Simulation-Based Test Algorithm Generation and Port Scheduling for Multi-Port Memories", in Proc. IEEE/ACM Design Automation Conf. (DAC), Las Vegas, Jun. 2001.

88. К. Паппас, У. Марри Микропроцессор 80386. М. : Радио и связь, 1993.

89. A.V. Aho, R. Sethi, J. D. Ullman, "Compilers: Principles, Techniques and Tools", Addison-Wesley, 1986.

90. DEMILLO, R. A., LIPTON, R. J., AND SAYWARD, F. G. 1978. Hints on test data selection: Help for the practicing programmer. IEEE Comput. 11,4 (Apr.), 34-41.