автореферат диссертации по электронике, 05.27.01, диссертация на тему:Исследование и разработка новых схемо-топологических решений элементов библиотек заказных КМДП СБИС

На правах рукописи

Шубин Владимир Владимирович

ИССЛЕДОВАНИЕ И РАЗРАБОТКА НОВЫХ СХЕМО-ТОПОЛОГИЧЕСКИХ РЕШЕНИЙ ЭЛЕМЕНТОВ БИБЛИОТЕК ЗАКАЗНЫХ КМДП СБИС

Специальность: 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

АВТОРЕФЕРАТ диссертации на соискание учёной степени кандидата технических наук

Новосибирск - 2013

5 ДЕК 2013

005543042

Работа выполнена в ОКБ ОАО «Новосибирский завод полупроводниковых приборов с ОКБ» (НЗПП с ОКБ)

Научный руководитель: доктор технических наук, профессор

Гридчин Виктор Алексеевич

Официальные оппоненты: доктор технических наук

Ли Ирлам Игнатьевич, Институт физики полупроводников им. A.B. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН), ведущий научный сотрудник

кандидат технических наук, доцент, Воробьёва Светлана Владимировна, Сибирский государственный университет телекоммуникаций и информатики (СибГУТИ), зав.кафедрой радиотехнических систем

Ведущая организация ОАО «Научно-исследовательский институт

полупроводниковых приборов» (НИИПП)

Защита состоится 25 декабря 2013 г. в 11.00 ч. в конференц-зале на заседании диссертационного совета Д.212.173.03 Новосибирского государственного технического университета (НГТУ) по адресу: 630073, г. Новосибирск, проспект Карла Маркса, 20

С диссертацией можно ознакомиться в библиотеке Новосибирского государственного университета по адресу: 630073, г. Новосибирск, проспект Карла Маркса, 20,

Автореферат разослан «ноября 2013 г.

Ученый секретарь

диссертационного совета Д.212.173.03 кандидат технических наук

Остертак Д. И.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность диссертационного исследования. Анализируя развитие микроэлектроники, следует выделить следующий факт: в 1998 году электронная промышленность впервые по общему объёму продаж превзошла автомобильную и стала самой крупной в мире отраслью, с общим объёмом продаж более одного триллиона долларов. Главной движущей силой быстрого роста электронной промышленности является развитие микроэлектроники на базе длительного масштабирования размеров МОБЕЕТб, которое оказывает влияние на уменьшение стоимости и рост характеристик всех электронных изделий.

На определённом этапе развития микроэлектроники было установлено, что возможности масштабирования и совершенствования материалов и технологий довольно успешно позволяют решать задачи по непрерывно растущим требованиям к производительности и стоимости электронных систем.

К сожалению, уменьшение линейных размеров интегральных схем сопровождается целым рядом изменений характеристик приборов и требований к их использованию.

Кроме того, возможности масштабирования линейных размеров ограничены физическими пределами. Поэтому промышленное изготовление СБИС с характеристическими размерами МОЗНЕТ 10 пш и ниже представляется трудоёмкой и дорогостоящей задачей.

Однако, целью развития каждого нового технологического поколения приборов является не формальное достижение минимальных размеров, а рост основных технико-экономических показателей СБИС, таких как повышение быстродействия, снижение мощности потребления, уменьшение площади элементов при сохранении их функциональности. Поэтому альтернативные способы достижения указанных целей продлевают время жизни каждому новому поколению приборов.

Учитывая проблему возможности длительного масштабирования, исследования в области достижения предельных характеристик сегодня становятся всё более и более актуальными.

Поэтому в данной работе особое внимание обращается на исследование принципов проектирования, позволяющих повысить технико-экономические показатели ИС на основе любой технологической базы, в том числе и существующей на сегодняшний день.

Цель диссертационного исследования. Целью данной работы является поиск и оптимизация схемотехнических и топологических решений, позволяющих повысить существующие характеристики отдельных функциональных элементов библиотек, используемых при проектировании КМОП СБИС.

Для достижения указанной цели необходимо решить ряд Задач:

• Исследование известных схемотехнических решений отдельных блоков тактируемых статических Оперативных Запоминающих Устройств (ОЗУ) с Произвольным Выбором (ЗУПВ), на основании которых проведён анализ их недостатков и намечены пути их устранения;

• Разработка принципов выбора оптимальных конструктивных решений при проектировании Запоминающих Устройств (ЗУ), начиная с выбора конструкции ячейки памяти, топологической архитектуры всего кристалла ЗУ вплоть до его физической реализации в производстве;

• Сравнение количественных характеристик известных схемотехнических решений ячеек полных сумматоров со сквозным переносом при работе в составе многоразрядных сумматоров;

• Разработка на базе сертифицированных Spice-моделей новых оптимизированных схемо-топологических решений ряда функциональных элементов цифровых библиотек КМОП СБИС для их многократного использования в составе библиотек стандартных элементов;

• Разработка авторских методик сравнения и выбора отдельных функциональных элементов цифровых библиотек КМОП СБИС.

В процессе работы по решению задач диссертационного исследования использовалась следующая Методологическая база исследования:

• Программное обеспечение для сквозного проектирования СБИС типа Система-на-Кристалле (СнК) фирмы Cadence Design Systems (США);

• Программное обеспечение MyChip Station фирмы MyCAD (США, Ю. Корея);

• Правила проектирования (Design Rules) из состава PDK (Process Design Kit) технологических КМОП процессов, указанных выше;

• Сертифицированные Spice-модели 3-микронного КМОП процесса, используемого в серийном производстве ИС ОАО «НЗПП с ОКБ», и 0.18 мкм КМОП процесса ф. Silterra (Малайзия).

Научная новизна полученных результатов заключается в следующем:

• Предложены конструктивные решения построения ЗУ, основанные на выборе специальной архитектуры накопителя и отдельных элементов ЗУ: ячейки памяти, дешифратора строк, адресного формирователя и конструкции пред-зарядных транзисторов и фиксирующих элементов. Предложенные решения позволяют повысить быстродействие и надёжность, как отдельных элементов, так и всего ЗУ в любом технологическом базисе;

• Представлен метод формирования управляющих сигналов сложной последовательности для синхронизации работы различных блоков ЗУ, позволяющий повысить быстродействие и надёжность ЗУ для любого технологического базиса;

• Предложен новый подход к определению количества строк и столбцов при построении архитектуры накопителя ЗУ, заключающийся в кратном увеличении количества строк при пропорциональном уменьшении количества столбцов накопителя, позволяющий повысить быстродействие ЗУ за счёт оптимизации RC цепей при прохождении по Адресным и Разрядным шинам накопителя в любом технологическом базисе;

• Описана методика выбора оптимальной конструкции ячейки КМОП ЗУПВ по основным техническим показателям: площадь элемента, быстродействие, надёжность (устойчивость к воздействию помех), потребляемая мощность в статическом режиме;

• Представлена методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия «Разряд-

ность Равных Задержек» (РРЗ), позволяющая достоверно на начальных этапах проектирования СБИС получить объективную информацию о работе сумматоров в составе многоразрядных устройств;

• Предложен новая стратегия построения топологии сумматоров со сквозным переносом, позволяющий повысить их быстродействие на физическом уровне при использовании в составе многоразрядных сумматоров.

Практическая значимость работы

• Разработана оригинальная топология ячейки запоминающего элемента, заключающаяся в развороте затворов транзисторов на 90° по сравнению с традиционными решениями, позволяющая:

a) использовать затворы обоих управляющих транзисторов ячейки для передачи адресного сигнала, что позволяет вдвое уменьшить сопротивление адресной шины при незначительном увеличения её ёмкости;

b) изменить коэффициент формы ячейки без увеличения её площади, что даёт возможность реализации нетрадиционного подхода к выбору количества строк и столбцов при сохранении соотношения сторон накопителя ЗУ;

c) использовать оптимальное расположение комплементарных пар инверторов ячейки для применения охранных колец без увеличения площади ячейки, позволяющее, при необходимости, простую модификацию размеров транзисторов без изменения конструкции и увеличения площади;

• Разработаны принципиальная схема и топология КМОП ЗУПВ 1603РУ1 и получен работоспособный кристалл, удовлетворяющий требованиям ТЗ по быстродействию. Новый кристалл СБИС 1603РУ1 имеет задержку распространения сигнала от входа Выбор Кристалла (ВК) до выхода в режиме чтения 80 не при 25°С, что в 2.25 раза меньше в сравнении с предыдущей конструкцией и в 5.6 раза меньше требований ТУ;

• Реализована новая методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия РРЗ при

расширении состава библиотек цифровых СБИС БМК И174 и И206 серийного производства ОАО «НЗПП с ОКБ»;

• Предложены новые схемотехнические решения нескольких функциональных цифровых элементов библиотек КМОП СБИС: адресный формирователь, дешифратор строк, несколько типов полных сумматоров, позволивших повысить их быстродействие и надёжность и уменьшить количество элементов, используемых при их реализации;

• По результатам исследований в библиотеки КМОП технологического процесса HF3RP ОАО «НЗПП с ОКБ» внедрены новые функциональные цифровые элементы: адресный формирователь, дешифратор, девять видов сумматоров.

Апробация результатов исследования. Основные результаты диссертационного исследования докладывались и обсуждались на международных и отечественных научно-технических конференциях и семинарах:

• «IEEE 1 Ith International Conference and Seminar on Micro/Nano-technologies and Electron Devices Proceedings», EDM-2010, Russia, Erlagol, June/July, 2010;

• «lOth International Conference on Actual Problems Electronic Instrument Engineering Proceedings», APEIE-2010, Russia, Novosibirsk, 2010;

• Ежегодная Российская научно-техническая конференция «Информатика и проблемы телекоммуникаций», Россия, Новосибирск, 2008 и 2011.

Публикации. По материалам диссертации опубликовано 23 печатных работ, в т.ч. 3 статьи в изданиях, рекомендованных ВАК Российской Федерации, получено 11 патентов на изобретение, 1 авторское Свидетельство о государственной регистрации Топологии Интегральной Микросхемы 1603РУ1 и 1 учебное пособие - по проектированию топологии компонентов СБИС.

Результаты диссертации, выносимые на защиту

• Новые архитектурные, схемотехнические и топологические решения, позволяющие улучшить существующие характеристики отдельных функциональных элементов библиотек, используемых при проектировании КМОП

СБИС типа СнК, основанные на предлагаемых методах и конкретных решениях;

• Метод формирования управляющих сигналов сложной последовательности для синхронизации управления различными блоками ЗУ с минимальными потерями быстродействия и надёжности;

• Методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия РРЗ;

• Стратегия построения топологии сумматоров со сквозным переносом, позволяющая повысить их быстродействие на физическом уровне при использовании в составе многоразрядных сумматоров;

• Новые схемотехнические решения построения сумматоров, позволяющие достигнуть нового, более высокого уровня быстродействия.

Структура и объём работы. Диссертация изложена на 200 страницах машинописного текста. Состоит из введения, пяти глав, заключения, списка литературы, включающего 97 наименований отечественных и зарубежных источников, и четырёх приложений. Основное содержание диссертации изложено на 174 стр., включая 67 рисунков и 8 таблиц.

КРАТКОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы, обозначена цель диссертационного исследования и сформулированы задачи. Изложены научная новизна и практическая значимость работы. Сформулированы основные положения, выносимые на защиту.

Первая глава носит обзорный характер, в ней обсуждается некоторые современные тенденции развития методологии проектирования интегральных схем. Кратко рассмотрены особенности эволюции масштабирования линейных размеров СБИС, обозначены проблемы проектирования этих СБИС при переходе в область глубокого субмикрона и сформулированы задачи для решения этих проблем.

В главе обобщены данные о методах и принципах проектирования ИС. Особое внимание уделено методу проектирования на стандартных элементах и методологии проектирования СБИС типа СнК.

Сформулированы цели и задачи диссертационного исследования, решение которых позволяет добиться более высоких характеристик при проектировании элементов цифровых библиотек.

Во Второй главе рассматриваются конструктивные особенности построения основных блоков статических КМОП ЗУПВ: ячейки памяти, дешифратора строк и адресного формирователя, а также их взаимного расположения, оказывающего консолидированное влияние на работоспособность, быстродействие и надёжность ЗУ. Обсуждаются принципы организации архитектуры статических КМОП ЗУ и связанные с ними проблемы построения схемы формирования последовательности управляющих сигналов.

На основе анализа структуры элемента памяти предложена методика выбора её оптимальной конструкции.

Сущность предлагаемой методики заключается в вычислении численного значения критерия, названного «Обобщённый Критерий Оптимальности»

где К - численное значение ОКО, я, - численное значение ¡-го локального критерия, 5,- - коэффициент значимости г-го локального критерия, г - индекс порядкового номера параметра.

Локальные критерии (ЛК) представляют собой технические показатели проекта, выраженные целыми числами безразмерных единиц рейтинга сравниваемых вариантов 1 <щ< т, где т — число сравниваемых вариантов, 1 соответствует наихудшему варианту, а наилучшему варианту присваивается т баллов.

.V, - весовой коэффициент значимости (ВКЗ) г-го ЛК - параметр, который в численной форме отражает важность 1-го ЛК. Если определена значимость каждого ЛК в виде арифметической прогрессии натуральных чисел: 1, 2, ... т„

(ОКО).

(1)

причём младший член прогрессии (1) соответствует наименее важному ЛК, а старший - наиболее важному (иг;), то (ВКЗ) - определяется:

¿=1

Приводится пример использования представленной методики при выборе принципиальной схемы элемента памяти для решения задачи по переработке СБИС КМОП ЗУПВ 1603РУ1.

В процессе переработки топологии предложена новая оригинальная топология этого 6-транзисторного элемента памяти, в которой геометрическое расположение затворов транзисторов отличается от традиционного поворотом на 90° относительно адресной и разрядных шин (рисунок 1).

Предложенная топология обладает рядом преимуществ по сравнению с традиционной, основным из которых является обеспечение более высокого быстродействия ЗУ за счёт уменьшения величины ЫС-цепей адресной и разрядной шин.

затворы транзисторов доступа к элементу хранения

Разрядные шины ВЬ и ИI

Рисунок 1 - Топология двух элементов памяти статического КМОП ЗУПВ

с оригинальным расположением транзисторов Далее в главе представлены разработанные электрическая принципиальная схема (а) и топология (б) схем дешифратора строк (рисунок 2) и адресного формирователя (рисунок 3), позволяющие повысить быстродействие и надёж-

ность указанных блоков в условиях разброса технологических параметров в широком диапазоне.

_1г

Ъг

Пй

)Е

4

(б)

Рисунок 2 - Электрическая принципиальная схема (а) и топология (б) предложенного быстродействующего тактируемого КМОП дешифратора на одну сторону В главе предложена методика оценки эффективности топологии дешифратора, на основании которой проведён анализ предложенного варианта:

5„,„

К мо — -

>ВААЁ

(3)

где ^тш может быть вычислена по формуле:

5га1п=йск£(2^ + Х+У+1)], (4)

в которой, кс - высота элемента памяти, - минимальный шаг шины металлизации первого уровня, N - число входных адресных сигналов, 2 - коэффициент необходимости формирования инверсного сигнала, Х- число управляющих сигналов, У - число шин питания. Число «+1» учитывает то, что необходим, по крайней мере, один шаг для контакта выхода дешифратора с адресной шиной накопителя.

боя электростатическим за- TTL уровней с мирователя

рядом CMOS уровнями

(б)

Рисунок 3 - Электрическая принципиальная схема (а) и топология (б) адресного формирователя, примененного при разработке СБИС ЗУПВ 1603РУ1 Описаны принципы структурной оптимизации топологической архитектуры накопителя запоминающего устройства, на базе которых осуществлён выбор наиболее оптимального варианта для переработки топологии СБИС ЗУПВ 1603РУ. По результатам этого выбора разработан окончательный вариант топологии. Рисунок 4 отражает выбранную архитектуру накопителя с центральным расположением дешифратора строк и организацией соотношения строк и столбцов 64x16.

{

Л" 'мл"

Рисунок 4 - Топология КМОП СБИС ЗУПВ 1603РУ1 В Третьей главе рассматриваются особенности проектирования и приёмы оптимизации многоразрядных КМОП сумматоров на базе функциональных ячеек одноразрядных полных сумматоров со сквозным переносом. Обсуждаются ряд схемо-топологических решений построения ячеек для многократного применения в составе библиотек современной РОК.

На базе исследования и анализа причин, оказывающих влияние на быстродействие ячеек сумматоров, в главе описан ряд новых предложенных схемотехнических решений. Далее приводятся результаты моделирования и сравнение с наиболее распространёнными известными решениями, которые показывают преимущество схемы Предложенного Сумматора (названой ПРС) по сравнению с тремя известными (названными ТРС - схема Традиционного Сумматора, УТРС - Улучшенной схемы ТРС и СПВ - схемы Сумматора на Передаточных Вентилях) по быстродействию при построении многоразрядного сумматора разрядностью выше четырёх (рисунок 5).

Рисунок 5 - Изменение задержки сравниваемых сумматоров в зависимости от номера разряда формирования суммы Кроме того, на основании особенностей работы сумматоров, построенных на ячейках одноразрядных сумматоров со сквозным переносом, описана оригинальная стратегия построения топологии, которая позволяет повысить быстродействие сумматора. Сущность предложенной стратегии поясняется рисунком 6.

С.чсчя перенос;! Схема

7»! УРО | чч) УОО

РМОЭ РМ08

Ы-ле!!

ымоэ ымов

|Р«| УБв Ш УвЭ

Су.сщ переноса

УРР

РМОБ

ЫлуеИ

И

__На»й.....

РМОв

""- -*

I УРО

рмов

Ы-тееН

ЫМС®

Я................

ЫМОБ

___

М Ув8

Счечч сложения

Б

Схема сложения

Схема сложения

в С I

Рисунок 6 - Стратегия построения топологии ячейки быстродействующего сумматора со сквозным переносом, учитывающего особенности работы схемы:

А - после разделения ячейки сумматора традиционного подхода на схему переноса (часть схемы, наиболее ответственная за общее быстродействие сумматора при работе в составе много-разрядного сумматора) и схему сложения (часть схемы, мало влияющая на общее быстродействие много-разрядного сумматора); В - после переноса разделённой части; С - после разворота схемы сложения относительно шины земли; Э - после объединения шины земли

В Четвёртой главе приводится описание новых авторских методик для оптимизации разработки отдельных элементов библиотек. На основе проведённого анализа существующих методик сравнения сумматоров предложена новая, основанная на введённом критерии РРЗ (Разрядность Равных Задержек). Введённый критерий РРЗ (КРРЗ) учитывает характерную особенность работы сумматоров: линейная зависимость задержки распространения сигнала сложения 5

Рисунок 7 - Зависимости задержки распространения сигнала сложения Б от номера разряда N двух ^-разрядных сумматоров с последовательным переносом Так как зависимости задержек распространения сигналов 5 от номера разряда N - линейная, в предложенной методике для расчёта ИРРЗ используется уравнение прямой на плоскости по двум точкам:

~ Л^-ЛГ, ' ^

где, 5] и 5*2 — время задержки распространения сигнала сложения, соответственно, 1-го и 2-го разрядов, N¡11 N2- номера этих же разрядов.

В методике предложена структурная схема моделирования, позволяющая упростить конечное выражение для вычисления Иррз (рисунок 8).

CjN

C|NO 2-bit

Aü Full

Во Adder

Bi

■ ~ Контролные точки входных и выходных сигналов Ujs

Рисунок 8 - Структурная схема моделирования по методике РРЗ Для структурной схемы на рисунке 8 значения номеров используемых разрядов составляют: Л', = 1 и /V2 = 2.

Таким образом, требуется решение следующей системы уравнений относительно Npp3.

ä =N -1

оО со Г'рз 1 2 1

О гТ , (6)

_= N -1

,ST2-SГ РРЗ

где символом (°) помечены переменные и значения для Опорного сумматора, а символом (г) - Тестируемого.

Решение системы уравнений (6) определяет критерий NPP3 для двух сравниваемых сумматоров:

ST-S°

Nm=i+{sz-s°Hs;-s;y

(7)

Выражение (7) позволяет по результатам моделирования задержек распространения сигналов сложения 5 для двух младших разрядов двух сравниваемых сумматоров 8°, ¿>2°, и вычислить Nррз - номер разряда, при котором их задержки равны, и далее происходит смена состояния отставание (превосходство) по задержке распространения сигнала сложения одного из сумматоров над другим на превосходство (отставание).

Из определения ИРРз следует, что теоретически он может принимать любое значение от до Поэтому для практического применения в диссертации приводится описание интерпретации различных численных значений критерия Иррз, полученных с помощью (7).

Приводится пример практического применения новой методики для четырёх схем сумматоров и анализ полученных данных для возможных комбинаций сравнения.

Во второй части главы предложен метод формирования синхронных управляющих сигналов. Сущность метода заключается в том, что для формирования управляющего сигнала, появление которого определяется сравнением с другими сигналами выражениями «одновременно», «одновременно, но не раньше», «одновременно, но не позже», применяются полностью повторяющиеся конструкции сравниваемых сигналов на всех этапах проектирования и изготовления. Применение данного метода позволяет повысить быстродействие и надёжность функционирования проектируемых цифровых устройств.

Например, применение Метода формирования синхронных управляющих сигналов при переработке СБИС КМОП ЗУПВ 1603РУ1 позволило повысить быстродействие основных динамических параметров более чем на 160% (уменьшить время выбора с 210 не до 80 не) и повысить % выхода годных с 31.2 до 43.4%.

В Пятой главе обсуждаются результаты, полученные в диссертационной работе.

1. Разработана и внедрена в серийное производство конструкция (принципиальная схема и топология) кристалла СБИС КМОП ЗУПВ 1603РУ1, фотография которой приведена на рисунке 9. На топологию СБИС КМОП ЗУПВ 1603РУ1 получено Авторское свидетельство.

2. Создан полный набор библиотечных элементов, предназначенный для проектирования ЗУ с произвольным доступом, содержащий: ячейку памяти, ячейку столбца фиксирующих ячеек, ячейку предзарядных транзисторов, ячейку дешифратора строк, ячейку дешифратора столбцов, ячейку усилителя записи/чтения, ячейку адресного формирователя, ячейку элемента Г/О. Использование указанного набора библиотечных элементов позволяет в сжатые сроки проектировать тактируемые КМОП ЗУПВ произвольной организации и объёма в рамках технологического процесса НРЗЯР ОАО «НЗПП с ОКБ», поскольку по-

(а) (б)

Рисунок 9 - Фотографии пластины (а) и кристалла (б) СБИС 1603РУ перед тестированием. Диаметр пластины 100 мм является возможность использования готовых, разработанных нами схемо-топологических решений большинства элементов кристалла ЗУ. По результатам разработки электрической принципиальной схемы СБИС 1603РУ1 получены патенты РФ на изобретение «Дешифратор строк» и «Адресный формирователь».

3. Представлены и внедрены в серийное производство новые схемо-топологические решения ячеек сумматоров. На семь схемотехнических решений получены патенты на изобретение РФ. На базе предложенной в главе 3 стратегии построения топологии сумматора разработана топология для библиотеки стандартных элементов и для библиотек набора цифровых и цифро-аналоговых БМК ОАО «НЗПП с ОКБ».

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

Основные научные результаты диссертации касаются развития ряда теоретических аспектов и предложения практических решений по проектированию сложных функциональных элементов библиотек статических КМОП ЗУПВ и стандартных элементов.

1. Создан полный набор библиотечных элементов для статического КМОП ЗУПВ, позволяющий в короткие сроки спроектировать ЗУ произвольной архитектуры до 4 Кбит, так как в маршруте разработки отсутствует необходимость проектирования схемотехники и топологии отдельных ячеек ЗУ.

2. Разработаны ячейки элементов ЗУ, имеющие оригинальные авторские схемо-топологические решения: ячейка памяти, дешифраторы строк и столбцов, адресный формирователь, усилитель записи/считывания, элементы входа/выхода и т.д. Два предложенных схемотехнических решения защищены патентами на изобретение РФ, а на топологию кристалла 1603РУ1 получено авторское свидетельство.

3. Разработаны оригинальные схемо-топологические решения базовых элементов СОЗУ, которые позволили повысить надежность микросхемы 1603РУ1, серийно выпускаемой ОАО «НЗПП с ОКБ», и её быстродействие с 3.175 МГц до 8.333 МГц, а за счёт уменьшения площади кристалла на 22% и увеличения процента выхода годных с 31.20% до 43.4%, увеличить общий съём кристаллов с пластины (0 100) в 1.8 раза

4. На базе проведённых исследований разработан ряд схемотехнических и топологических решений одной из основных функциональных ячеек библиотеки стандартных элементов цифровых СБИС - сумматора. Девять предложенных схемотехнических решений защищены патентами на изобретение РФ.

5. Предложена оригинальная авторская методика сравнения сумматоров по быстродействию на основе введённого критерия РРЗ. Предложено выражение определения РРЗ, позволяющее определить теоретический разряд, при котором задержка по операции сложения двух сравниваемых сумматоров оказывается равной. Анализ полученного значения РРЗ позволяет точно прогнозиро-

вать поведение сравниваемых ячеек сумматоров при работе в составе ¿V-разрядных сумматоров.

6. На основе предложенных схемо-топологических решений созданы и внедрены в маршрут проектирования предприятия ОАО «НЗПП с ОКБ» наборы элементов для библиотеки стандартных элементов и библиотек серии СБИС БМК И174 и И206, позволяющих повысить быстродействие новых проектируемых устройств.

Все предложенные решения и полученные в диссертации результаты носят обобщённый характер и могут распространяться на различные уровни технологических процессов, как микронного, так и субмикронного диапазонов.

СПИСОК РАБОТ, ОПУБЛИКОВАННЫХ ПО ТЕМЕ ДИССЕРТАЦИИ В научных журналах и изданиях, которые включены в перечень российских рецензируемых научных журналов и изданий для опубликования основных научных результатов диссертации на соискание ученых степеней доктора и кандидата наук:

1. Шубин В.В. Особенности конструктивной оптимизации параметров КМОП ЗУ/ В.В. Шубин // Микроэлектроника, - 2010г. - Т. 39. - №4 - С.303-309.

2. Шубин В.В. Новая методика сравнения параллельных сумматоров с последовательным переносом / В.В. Шубин // Электронная техника. - Серия 2. Полупроводниковые приборы. - 2010г. - выпуск 1 (224). - С. 105-112. (УДК 621.372.832)

3. Шубин В.В. Новое схемотехническое решение одноразрядного полного КМОП сумматора / В.В. Шубин // Микроэлектроника. - 2011г. - Т. 40. - №2. - С.130-139.

Иные публикации и материалы конференций:

4. Шубин В.В. Оригинальное решение топологии элемента памяти статического КМОП ЗУПВ / В.В. Шубин // Информатика и проблемы телекоммуника-

ций: Материалы Российской научно-технической конференции. - Новосибирск, 2008г. - Том 1. - С. 429-430.

5. Шубин В.В. Перспективы и проблемы развития методологии проектирования СБИС Система-на-Кристалле / В.В. Шубин, A.B. Глухов // Информатика и проблемы телекоммуникаций: Материалы Российской научно-технической конференции. - Новосибирск, 2008г. - Том 1. - С.430-433.

6. Шубин В.В., Расчёт и проектирование топологии компонентов СБИС / В.В. Шубин, Г.В. Перов // практикум, Новосибирск, СибГУТИ, 2009.

7. Vladimir V. Shubin New High-Speed CMOS Full Adder Cell of Mirror Design Style / Vladimir V. Shubin // IEEE 11th International Conference and Seminar on Micro/Nanotechnologies and Electron Devices Proceedings, Erlagol, Russia - Er-lagol, June/July, 2010. - PP.128-131.

8. Vladimir V. Shubin Analysis and Comparison of Ripple Carry Full Adders by Speed / Vladimir V. Shubin // IEEE 11th International Conference and Seminar on Micro/Nanotechnologies and Electron Devices Proceedings, Erlagol, Russia - Erlagol, June/July, 2010. - PP.132-135.

9. Шубин В.В. Сравнение и анализ параллельных сумматоров со сквозным переносом / В.В. Шубин // Материалы X международной конференции: Актуальные проблемы электронного приборостроения АПЭП-2010. - Том 4. - Новосибирск, 2010. - С.81-85.

10. Шубин В.В. Ячейка быстродействующего полного КМОП сумматора со сквозным переносом зеркального стиля проектирования / В.В. Шубин // Материалы X международной конференции: Актуальные проблемы электронного приборостроения, АПЭП-2010. Том 4, Новосибирск, 2010, стр. - Том 4. -Новосибирск, 2010. - С. 86-89.

11. Шубин В.В. Принципы формирования надёжной синхронизации управляющих сигналов ЗУ / В.В. Шубин // Информатика и проблемы телекоммуникаций: Материалы Российской научно-технической конференции. - Том 1. - Новосибирск, 2011г.- С.544-546.

Свидетельства интеллектуальной собственности:

12. Шубин В.В. Адресный формирователь / В.В. Шубин // Патент на изобретение РФ №2010361, вПС 8/00 - Роспатент, бюллетень №6. - 30.03.1994г.

13. Шубин В.В. Дешифратор / В.В. Шубин // Патент на изобретение РФ №2307405, вПС 8/00. - ФГУ ФИПС, бюллетень №27. - 27.09.2007г.

14. Шубин В.В. Сумматор / В.В. Шубин // Патент на изобретение РФ №2380739, С06Р 7/50. - ФГУ ФИПС, бюллетень №3. - 27.01.2010г.

15. Шубин В.В. Одноразрядный сумматор / В.В. Шубин // Патент на изобретение РФ №2408058, СОбИ 7/50. - ФГУ ФИПС, бюллетень №36. - 27.12.2010г.

16. Шубин В.В. Одноразрядный двоичный сумматор / В.В. Шубин, Ю.П. Лебедев // Патент на изобретение РФ №2408922, в06Р 7/50. - ФГУ ФИПС, бюллетень №1. - 10.01.2011г.

17. Шубин В.В. Топология интегральной микросхемы 1603РУ1 / В.В. Шубин// Свидетельство о государственной регистрации топологии интегральной микросхемы 1603РУ1 № 2011630096. - зарегистрировано в Реестре топологий интегральных микросхем. - 21.09.2011.

18. Шубин В.В. Сумматор / В.В. Шубин // Патент на изобретение РФ №2435196, С06Р 7/50. - ФГУ ФИПС, бюллетень №33. - 27.11.2011г.

19. Шубин В.В. Одноразрядный сумматор / В.В. Шубин // Патент на изобретение РФ №2444050, С06Р 7/50. - ФГУ ФИПС, бюллетень №6. - 27.02.2012г.

20. Шубин В.В. Одноразрядный двоичный сумматор / В.В. Шубин // Патент на изобретение РФ №2450324, С06Р 7/50. - ФГУ ФИПС, бюллетень №13. -10.05.2012г.

21. Шубин В.В. Сумматор / В.В. Шубин // Патент на изобретение РФ №2455680, вОбР 7/50. - ФГУ ФИПС, бюллетень №19. - 10.07.2012г.

22. Шубин В.В. Сумматор / В.В. Шубин // Патент на изобретение РФ №2469381, С06Р7/50. - ФГУ ФИПС, бюллетень №34. - 10.12.2012г.

23. Шубин В.В. Полный сумматор / В.В. Шубин // Патент на изобретение РФ №2475811, С06Р7/50. - ФГУ ФИПС, бюллетень №5. - 20.02.2013г.

Отпечатано в типографии Новосибирского государственного технического университета 630073, г.Новосибирск, пр. К. Маркса, 20, Тел./факс (383) 346-08-57 Формат 60 х 84/16. Объем 1,5 п.л. Тираж 120 экз. Заказ 985. Подписано в печать 20.11.2013 г.

Открытое акционерное общество «Новосибирский завод полупроводниковых приборов с ОКБ»

На правах рукопис

0420'

>3467

Шубин Владимир Владимирович

Исследование и разработка новых схемо-топологических решений элементов библиотек заказных КМДП СБИС.

Специальность: 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

Диссертация на соискание учёной степени кандидата технических наук

Научный руководитель д.т.н., профессор Гридчин В.А.

Новосибирск -2013

СОДЕРЖАНИЕ

Список сокращений и определений.................................. 7

Введение....................................................................... 12

1. Эволюция и современные тенденции развития методологии

проектирования интегральных схем................................. 18

1.1. Масштабирование линейных (характеристических) размеров интегральных схем............................................................... 18

1.2. Проблемы проектирования СБИС в области глубокого субмикрона (Deep SubMicron (DSM)) и пути их решения.................... 20

1.3. Эволюция стратегий, методов и принципов проектирования интегральных схем.............................................................. 23

1.4. Метод проектирования на стандартных элементах................... 29

1.4.1. Библиотеки стандартных ячеек........................................... 29

1.4.2. Достоинства стандартных ячеек.......................................... 29

1.4.3. Характеристики стандартных ячеек...................................... 32

1.4.4. Архитектуры стандартных ячеек.......................................... 35

1.4.5. Дополнительные характеристики стандартных ячеек................ 40

1.5. Методология проектирования СБИС типа Система-на-Кристалле 46

1.5.1. Перспективы развития методологии проектирования СБИС типа Система-на-Кристалле...................................................... 46

1.5.2. Проблемы развития методологии проектирования СБИС типа Система-на-Кристалле. Выводы и прогноз развития................. 49

1.6. Маршруты проектирования полупроводниковой твёрдотельной памяти........................................................................... 49

1.6.1. Маршрут проектирования стандартной памяти широкого применения ............................................................................ 50

1.6.2. Автоматизированный синтез встроенной памяти..................... 53

1.7. Некоторые итоги анализа современного состояния методологии проектирования СБИС...................................................... 54

2. Исследование и разработка функциональных узлов тактируемых статических КМОП ЗУПВ.................................... 56

2.1. Особенности маршрута проектирования ЗУ........................... 56

2.2. Исследование и разработка конструкции элемента памяти статического КМОП ЗУПВ....................................................... 59

2.2.1. Стандартная структура построения принципиальной электрической схемы элемента памяти статического КМОП ЗУПВ........... 59

2.2.2. Методика выбора оптимальной конструкции элемента памяти ЗУ 62

2.2.3. Разработка топологии ячейки памяти статического КМОП ЗУПВ 67

2.3. Исследование и разработка конструкции дешифратора строк ЗУ . 71

2.3.1. Дешифраторы и особенности проектирования их электрической принципиальной схемы..................................................... 72

2.3.2. Разработка электрической принципиальной схемы тактируемых (динамических) дешифраторов............................................ 74

2.3.3. Разработка топологии дешифратора строк.............................. 79

2.4. Исследование и разработка конструкции адресного формирователя .............................................................................. 82

2.4.1. Общая характеристика адресных формирователей и их место в

структуре ЗУ.................................................................. 82

2.4.2 Разработка электрической принципиальной схемы КМОП Адресного формирователя..................................................... 83

2.4.3. Разработка топологии Адресного формирователя....................... 85

2.5. Принципы структурной оптимизации топологической архитектуры накопителя.............................................................. 89

2.6. Выводы по Главе 2........................................................... 94

3. Исследование и разработка многоразрядных быстродействующих КМОП сумматоров............................................. 95

3.1. Показатели оценки характеристик сумматоров........................ 96

3.1.1. Быстродействие............................................................... 97

3.1.2. Потребляемая мощность.................................................... 98

3.1.3. Показатель произведение мощность-задержка........................ 98

3.2. Ретроспектива известных сумматоров на КМОП структурах...... 99

3.2.1. Традиционный КМОП полный сумматор............................... 99

3.2.2. Усовершенствованный традиционный КМОП полный сумматор 101

3.2.3. КМОП полный сумматор на передаточных вентилях................ 102

3.3. Новые схемотехнические решения ячейки одноразрядного полного сумматора............................................................... 103

3.4. Результаты моделирования и сравнения................................. 106

3.5. Разработка топологии функциональных элементов библиотек быстродействующих КМОП сумматоров для работы в составе многоразрядных устройств................................................ 112

3.5.1. Традиционная стратегия построения топологии ячейки сумматора................................................................................. 112

3.5.2. Альтернативная стратегия построения топологии ячейки сумматора со сквозным переносом............................................... 116

3.5.3. Результаты разработки топологии сумматоров по предложенной стратегии....................................................................... 119

3.6. Выводы по главе 3............................................................ 123

4. Новые методики для проектирования оптимальных функциональных элементов библиотек заказных КМОП СБИС ... 125

4.1. Сравнение сумматоров с последовательным переносом по быстродействию с использованием введённого критерия «Разряд-

ность Равных Задержек»........................................................................................................126

4.2. Известные методики сравнения сумматоров по быстродействию . 127

4.2.1. Прямая методика сравнения................................................................................................127

4.2.2. Традиционная методика сравнения..............................................................................127

4.3. Новая методика сравнения быстродействия сумматоров по критерию «Разрядность Равных Задержек»..................................................................129

4.3.1. Структурная схема моделирования по методике РРЗ................................129

4.3.2. Вычисление критерия «Разрядность Равных Задержек»............ 131

4.3.3 Анализ по критерию сравнения «Разрядность Равных Задержек» 133

4.3.4 Пример применения новой методики сравнения сумматоров...... 134

4.4. Метод формирования синхронных управляющих сигналов........ 138

4.4.1. Проблемы оптимизации синхронизации управляющих сигналов запоминающих устройств.................................................. 138

4.4.2. Режимы работы тактируемого статического КМОП ЗУПВ......... 139

4.4.3. Проблемы проектирования блока управления и синхронизации запоминающих устройств.................................................. 140

4.4.4. Описание «Метода формирования синхронных управляющих сигналов»....................................................................... 142

4.4.5. Схемотехническое DUMMY............................................... 143

4.4.6. Топологическое DUMMY.................................................. 147

4.4.7. Технологическое DUMMY................................................. 148

4.5. Выводы по главе 4............................................................ 150

5. Обсуждение результатов диссертации................................ 151

5.1. Основные проблемы надёжного функционирования ЗУ............ 151

5.2. Устранение выявленных проблемных узлов конструкции СБИС 1603РУ1 ........................................................................ 152

5.3. Создание оптимальных конструктивных решений построения много-разрядных сумматоров со сквозным переносом.............. 158

5.4. Реализованные конструктивные решения ячеек одно-разрядных сумматоров со сквозным переносом для оптимального построения много-разрядных систем.............................................. 159

5.5. Поиск новых решений построения топологии на основе анализа недостатков известных топологических решений и их сравнение

с известными на базе пост-топологического моделирования...... 162

5.6. Основные практические результаты диссертационного исследования ............................................................................ 164

ЗАКЛЮЧЕНИЕ............................................................. 165

Библиографический список использованной литературы........... 167

Приложение А. Параметры математических моделей 3-го уровня для программы PSpise технологического процесса HF3RP

предприятия ОАО «НЗПП с ОКБ»....................................... 175

Приложение Б. Фрагмент правил проектирования технологического процесса HF3RP предприятия ОАО «НЗПП с ОКБ»........... 176

Приложение В. Документы, подтверждающие практическую значимость диссертационного исследования (Акт внедрения

ОАО «НЗПП с ОКБ», Акт внедрения ООО «СибИС»)............... 184

Приложение Г. Документы, подтверждающие интеллектуальную собственность (Патенты и авторские свидетельства)......... 188

СПИСОК СОКРАЩЕНИЙ

АЛУ (ALU - Arithmetic and Logic Unit) - Арифметико-логическое устройство

АЦП (ADC - Analog-to-Digital Converter) - аналого-цифровой преобразователь

БМК - Базовый Матричный Кристалл ВК (СЕ - Chip Enable) - Сигнал Выбор Кристалла ВКЗ - весовой коэффициент значимости ЗУ — Запоминающее Устройство

ЗУПВ - Запоминающее Устройство с Произвольной Выборкой

ИМС - Интегральная Микросхема

ИС (1С - Integrated Circuit) - Интегральная Схема

КМОП (CMOS - Complementary-symmetry Metal-Oxide-Semiconductor) -

Комплементарная структура Металл-Окисел-Полупроводик КП - Контактная Площадка КПД - Коэффициент Полезного Действия JIK - Локальный Критерий

МДП - структура Металл-Диэлектрик-Полупроводник МОП - структура Металл-Оксид-Полупроводник

НЗПП с ОКБ - Новосибирский Завод Полупроводниковых Приборов с Особым Конструкторским Бюро НИОКР - Научно-Исследовательская или Опытно-Конструкторская Работа НИР - Научно-Исследовательская Работа ОЗУ - Оперативное Запоминающее Устройство ОКО - Обобщенный Критерий Оптимальности ПЗУ — Постоянное Запоминающее Устройство ПО - Программное Обеспечение

ППЗУ - Программируемое Постоянное Запоминающее Устройство ПРС - Предложенная ячейка полного Сумматора

РРЗ - Разрядность Равных Задержек РШ - Рабочий Шаблон (Фотошаблон) РЭА - радиоэлектронная аппаратура

СБИС (VLSI - Very-Large-Scale Integration) - Сверх-Болыпая Интегральная Схема

СнК (SoC - System-on-Chip) - Система-на-Кристалле СОЗУ — Статическое Оперативное Запоминающее Устройство СИВ - Сумматор с использованием Передаточных Вентилей ТРС - Традиционный КМОП полный Сумматор ТУ - Технические Условия

УТРС - Усовершенствованный Традиционный КМОП полный Сумматор ЭКБ - Электронная Компонентная База ЭФФ - показатель Эффективности топологии

Abstract - Абстрактное представление топологии в виде многоугольника, сожержащего границы фрагмента и терминалы для подсоединений внешних связей AND - Логическая функция И ASIC - СБИС специального назначения

ASM (Application-Specific Memory) - Память Специального Применения ASSP (Application-Specific Standard Product) - стандартный продукт специальных приложений Back-end - финишная часть технологического маршрута с осажденными

проводящими плёнками и слоями обеспечивающими коммутацию CP - Центральный процессор

CPU (ЦПУ - центральное процессорное устройство) - электронный блок либо интегральная схема (микропроцессор), исполняющая машинные инструкции (код программ). Datapath - тракт данных

DC (Direct Current) анализ - Анализ по Постоянному Току

DFM (Design For Manufacturing) - ПО для моделирования производственных процессов

DRAM (Dynamic random access memory) - Динамическая память с произвольным доступом

DRC (Design Rules Checking) - проверка правил проектирования на соответствие технологическим ограничениям DSM (Deep SubMicron) - Глубокий СубМикрон DSP - цифровые сигнальные процессоры DSP (ЦП) - цифровой сигнальный процессор

DUMMY - Термин, отражающий свойства элемента, которые используются

для выравнивания условий изготовления или работы DV-триггер — Триггер, который при V = 1 работает как D-триггер, а при V =

О - переходит в режим хранения EDA (Electronic Design Automation) - комплекс программных средств для облегчения разработки электронных устройств, создания микросхем и печатных плат. Enable - сигнал разрешения работы

EEPROM (Electrically Erasable Programmable ROM) - Электрически Стираемое Перепрограммируемое ПЗУ (ЭСППЗУ) Feed-through track - вертикальные ячейки Feed-th roughs - вертикальные проходы

Flash (flash memory) - разновидность полупроводниковой технологии электрически перепрограммируемой памяти Front-end - начальная часть технологического маршрута СБИС формирующая внутренние слои в объёме кремниевой подложки, без нанесённых внешних плёнок, относящихся к части маршрута Back-end Full adder based on the transmission gate logic - схему сумматора, построенную на передаточных вентилях Full-Custom - Методология проектирования ИС, основанная на индивидуальном ручном проектировании топологии каждого элемента.

HDL (Hardware Description Language) - Язык описания аппаратной части HF3RP — название радиационно-стойкого 3-мкм технологического процесса

на линейке ОАО «НЗПП с ОКБ» I/O (In/Out) - Вход/Выход INVERTOR - инвертор

IP-block (СФ-блок - Сложно-Функциональный Блок) - готовые сложные

блоки для проектирования СБИС типа Система-на Кристалле ITRS (International Technology Roadmap for Semiconductors) - Международная Технологическая Дорожная карта развития Полупроводниковых приборов Keep outs - непроходимость

Linux - Unix-подобная операционная система, созданная и распространяющаяся в соответствии с моделью разработки свободного и открытого программного обеспечения. LOCOS - Технология с использованием локального окисления кремния LVS (Layout vs Schematic) - проверка топологии на соответствие электрической принципиальной схеме Maylar - название безусадочной плёнки с проницаемым и непроницаемым

покрытием по имени фирмы изготовителя. Mirror Adder - зеркальная схема сумматора

MOSFET - полевой транзистор со структурой металл-оксид-полупроводник MPEG2 - группы стандартов цифрового кодирования видео- и аудиосигналов, организации транспортных потоков видео и аудио информации, передачи сопутствующей информации. NAND - Логическая функция И-НЕ

NMOS - полевой транзистор N-типа со структурой металл-оксид-

полупроводник NOR - Логическая функция НЕ-ИЛИ OR - Логическая функция ИЛИ Over - наращивание

Oversize - обращивание

P&R (Place-and-Route) - размещение-и-трассировка PC (Personal Computer) - персональный компьютер PCB (Printed Circuit Board) - печатная плата

PDK (Process Design Kit) - набор файлов, необходимых и достаточных для

законченного цикла проектирования. PDP (Power-Delay Product) - Произведение мощности-на-задержку Pull-down network — схема стекания Pull-up network - запитывающая часть схемы

Reuse-блока — блок для последующего многократного использования Ripple carry full adders - параллельный сумматор с последовательным переносом

ROM (Read-Only Memory) - Постоянное Запоминающее устройство RTL (Register Transfer Level) - Уровень регисторовых передач SARS (Severe Acute Respiratory Syndrome) - Тяжёлый Острый Респираторный Синдром, Атипичная Пневмония SRAM (Static Random Access Memory) - Статическая оперативная память с

произвольным доступом Track - трасса

TTL - транзисторно-транзисторная логика Undersize - сжатие

UNIX - семейство переносимых, многозадачных и многопользовательских

операционных систем. USB (Universal Serial Bus) - универсальная последовательная шина Via (Прорезь) - Контактное Окно между слоями металлизации, начиная со 2-го и выше

Windows NT - линейка операционных систем производства корпорации

Microsoft и название первых версий ОС. XNOR — Логическая функция исключающее НЕ-ИЛИ XOR - Логическая функция исключающее ИЛИ

ВВЕДЕНИЕ

Актуальность диссертационного исследования. Анализируя развитие микроэлектроники, следует выделить следующий факт: в 1998 году электронная промышленность впервые по общему объёму продаж превзошла автомобильную и стала самой крупной в мире отраслью, с общим объёмом продаж более одного триллиона долларов [1]. Главной движущей силой быстрого роста электронной промышленности является развитие микроэлектроники на базе длительного масштабирования размеров МОББЕТб [2], которое оказывает влияние на уменьшение стоимости и рост характеристик всех электронных изделий.

На определённом этапе развития микроэлектроники было установлено, что возможности масштабирования и совершенствования материалов и технологий довольно успешно позволяют решать задачи по непрерывно растущим требованиям к производительности и стоимости электронных систем [3].

К сожалению, уменьшение линейных размеров интегральных схем сопровождается целым рядом изменений характеристик приборов и требований к их использованию.

Кроме того, возможности масштабирования линейных размеров ограничены физическими пределами. Поэтому промышленное изготовление СБИС с характеристическими размерами М08БЕТ 10 пш и ниже представляется трудоёмкой и дорогостоящей задачей [4].

Однако, целью развития каждого нового технологического поколения приборов является не формальное достижение минимальных размеров, а рост основных технико-экономических показателей СБИС, таких как повышение быстродействия, снижение мощности потребления, уменьшение площади элементов при сохранении их функциональности. Поэтому альтернативные способы достижения указанных целей продлевают время жизни каждому новому поколению приборов [5].

Учитывая проблему возможности длительного масштабирования, исследования в области достижения предельных характеристик сегодня становятся всё более и более актуальными.

Поэтому в данной работе особое внимание обращается на исследование принципов проектирования, позволяющих повысить технико-экономические показатели ИС на основе любой технологической базы, в том числе и с�