автореферат диссертации по электронике, 05.27.01, диссертация на тему:Исследование и разработка методов снижения энергопотребления при проектировании микропроцессорных СБИС

На правах рукописи

ЛОБАНОВА АННА ЮРЬЕВНА

ИССЛЕДОВАНИЕ И РАЗРАБОТКА МЕТОДОВ СНИЖЕНИЯ ЭНЕРГОПОТРЕБЛЕНИЯ ПРИ ПРОЕКТИРОВАНИИ МИКРОПРОЦЕССОРНЫХ СБИС

Специальность 05.27.01 -твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

АВТОРЕФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

Москва-2012

6 ДЕК 2012

005056311

005056311

Диссертационная работа выполнена на кафедре «Интегральной электроники и микросистем» Национального исследовательского университета «МИЭТ»

Научный руководитель:

доктор технических наук,

профессор Крупкина Татьяна Юрьевна

Официальные оппоненты: доктор технических наук, профессор Казённое Геннадий Георгиевич, НИУ «МИЭТ»

кандидат технических наук,

доцент Гармаш Александр Александрович,

НИЯУ «МИФИ»

Ведущая организация:

Институт Проблем Проектирования в Микроэлектронике Российской Академии Наук

Защита состоится «26» декабря 2012 г., в 16:00 на заседании диссертационного совета Д 212.134.01 при Национальном исследовательском университете «МИЭТ» по адресу: 124498, Москва, г. Зеленоград, проезд 4806, д.5, ауд.ЗЮЗ.

С диссертацией можно ознакомиться в библиотеке НИУ «МИЭТ». Автореферат разослан " " _2012 года

Ученый секретарь диссертационного совета: доктор технических наук, профессор

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ Актуальность работы

Одной из главных задач при проектировании современных интегральных схем становится уменьшение рассеиваемой мощности. Особенно важно решить эту проблему для портативных устройств, работающих от батареи, так как уменьшение рассеиваемой мощности позволит увеличить время работы устройства без дополнительной подзарядки. Кроме того, уменьшение рассеиваемой мощности позволяет снизить стоимость корпусировки и увеличить быстродействие за счет более низких рабочих температур.

Эта проблема актуальна и при проектировании микропроцессоров. Это связано с уменьшением проектных норм, увеличением рабочей частоты, повышением плотности элементов на кристалле вследствие усложнения схемотехнической составляющей.

Системы автоматизированного проектирования (САПР) в настоящее время включают широкий спектр программных продуктов и методов, нацеленных на снижение потребляемой мощности в проектируемых устройствах. Ведется разработка новых подходов к проектированию систем на кристалле (СнК), новых алгоритмов и программных средств САПР, ориентированных на переход к наноразмерным топологическим нормам. Вместе с тем, актуальной является задача увеличения быстродействия и сохранения площади, занимаемой схемой.

Цель работы

Основной целью работы является исследование и разработка методов уменьшения мощности при проектировании энергоэффективных блоков микропроцессорных КМОП СБИС и СнК с учетом их быстродействия и занимаемой площади.

Для достижения поставленной цели необходимо решить следующие задачи:

¡.Разработать классификацию блоков микропроцессора по критерию ограничений, накладываемых при проектировании.

2.Исследовать схемотехнические методы уменьшения рассеиваемой мощности и их влияние на быстродействие и занимаемую площадь устройств.

3.Разработать методики и алгоритмы поиска эффективного метода или комбинации методов с учетом поставленных ограничений по быстродействию и площади.

4.Применить разработанные методики на блоках микропроцессора на различных проектных нормах.

Научная новизна. Научная новизна работы заключается в следующих результатах:

¡.Предложен новый подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2.Установлены механизмы влияния схемотехнических методов уменьшения мощности на быстродействие и площадь проектируемых блоков микропроцессоров.

3. Показано, что одновременное использование методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения не обеспечивает гарантированного требуемого сочетания параметров быстродействия и площади.

4. Предложены методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

Практическая значимость работы.

1) Предложенный подход к проектированию микропроцессоров, заключающийся в предварительной групповой классификации их блоков с точки зрения установленных критериев критичности по быстродействию и площади перед этапом логического синтеза, и дальнейшем применении методик поиска эффективных комбинаций известных схемотехнических методов уменьшения мощности, применен при разработке микропроцессоров компании ОАО НПЦ «ЭЛВИС». Используемые методики позволили уменьшить рассеиваемую динамическую мощность блоков микропроцессоров 1892КП1Я и 1892ВМВЯ на 20% с сохранением значений быстродействия и занимаемой площади.

2) Разработанные маршруты проектирования и алгоритмы использованы при выполнении НИР в рамках ФЦП НПК 2009-2013 на кафедре ИЭМС Национального исследовательского университета «МИЭТ»:

- «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспективных устройств приемо/передачи аналоговой и цифровой информации», шифр «И-2009-1.1-219-005-009».

- «Исследование методов проектирования наноразмерной электронной компонентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью», НИР «ИМПУЛЬС».

3). Предложенные методики проектирования использованы при модернизации учебных дисциплин по программам магистерской подготовки «Проектирование СБИС с топологическими нормами 90нм» и «Проектирование и технология устройств интегральной наноэлектроники» по направлению 210100 «Электроника и наноэлектроника» кафедры ИЭМС Национального Исследовательского Университета «МИЭТ»:

- «Проектирование блоков цифровых наноразмерных СБИС».

- «Энергоэффективное проектирование наноэлектронных ИС средствами САПР Cadence и Synopsys».

- «Особенности логического синтеза цифровых наноэлектронных блоков».

На защиту выносятся положения.

1). Предложенный подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2). Разработанные методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

3). Результаты апробации методик на блоке контроллера порта внешней памяти микропроцессора на проектных нормах 250, 130, 90 нм.

Апробация работы.

Основные результаты . работы докладывались и демонстрировались на следующих научно-технических конференциях: VII конференция молодых ученых, СПбГУ ИТМО, 2010г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», МГИЭТ(ТУ), 2010г.;

Международная научно-техническая конференция «Радиоэлектроника, электротехника и энергетика», МЭИ(ТУ), 2010г.; конференция «Проектирование систем на кристалле: тенденции развития и проблемы», МГИЭТ(ТУ), 2010г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», МГИЭТ(ТУ), 2011г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», МГИЭТ(ТУ), 2012г; V Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем",2012г..

Публикации

По материалам диссертации опубликовано 9 работ, включая 3 статьи в изданиях, входящих в перечень ВАК, 6 - в сборниках научных трудов и тезисах докладов научно-технических конференций.

Структура и объем работы

Диссертация состоит из введения, четырех глав, заключения и одного приложения. Объем работы составляет 120 страниц, работа содержит 52 рисунка, 4 таблицы, список цитируемых источников из 101-наименования, приложения занимают 2 стр.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ.

Во введении обосновывается актуальность темы диссертации, формируется цель и задачи работы, научная новизна, практическая значимость полученных результатов, а также положения, выносимые на защиту. Излагается краткое содержание работы.

В первой главе работы рассмотрены составляющие рассеиваемой мощности, основные виды мощности, а также причины, по которым рассеиваемая мощность увеличивается с уменьшением проектных норм.

Предложена классификация методов уменьшения мощности. Рассмотрены основные схемотехнические и структурные методы уменьшения рассеиваемой мощности: метод стробирования синхросигнала (clock gating), метод введения изоляционных элементов (operand isolation), метод оптимизации набора элементов и их подключения (gate level optimization), метод использования элементов с различными пороговыми напряжениями (multi-Vth), метод введения различного напряжения питания (multi-Vdd), отключение питания у

части схемы (power gating), адаптивное смещение подложки (adaptive body biasing), формирование многоуровневой системы транзисторов (transistor stacking).

В работе в дальнейшем используются следующие методы уменьшения мощности:

- метод стробирования тактового сигнала. Метод заключается в отключении сигнала синхронизации у триггера в том случае, когда нет разрешения на запись. Так как значительная часть динамической мощности рассеивается в цепи синхросигнала, то самый распространенный и эффективный способ уменьшить эту мощность -использовать метод стробирования тактового сигнала, или clock gating.

- метод введения изоляционных элементов. В интегральных схемах сложные комбинационные схемы могут способствовать потреблению большей части мощности. Если для комбинационной схемы нет условия, по которому ее выход выдается, то этот метод может уменьшить динамическую мощность с помощью добавления изоляционной логики в соответствии с контрольным сигналом для сохранения значений на входах постоянными. Следовательно, постоянство на входах переносится сквозь схему и не вызывает лишних переключений.

- метод оптимизации набора элементов и их подключения. Этот метод включает в себя изменение размеров элементов, переподключение входов элементов, объединение элементов, оптимизацию фронтов сигналов, перестроение логических цепей.

- введение элементов с повышенным пороговым напряжением. Использование логических элементов с повышенным пороговым напряжением в одной схеме позволяет добиться уменьшения мощности с сохранением быстродействия. Части схемы, к которым предъявляются повышенные требования по быстродействию, проектируются с использованием элементов с номинальным пороговым напряжением. Элементы с повышенным пороговым напряжением, позволяющие снизить токи утечки, применяются на некритических по быстродействию путях схемы.

В этой главе также приведен пример алгоритма введения элементов с различным пороговым напряжением и изменения размеров элементов для снижения рассеиваемой мощности.

Проведен анализ работ, рассматривающих применение нескольких методов уменьшения мощности и их комбинаций. Показано,

что не всегда применение всех возможных методов приводит к максимальному уменьшению рассеиваемой мощности.

Приведенные соображения обосновывают постановку задач диссертационного исследования, которой завершается первая глава работы.

Вторая глава работы посвящена анализу влияния используемых методов уменьшения мощности (метода стробирования синхросигнала, метода введения изоляционных элементов, метода оптимизации набора элементов и их подключения и применения элементов с повышенным пороговым напряжением) на основные параметры устройств: быстродействие и занимаемую площадь.

Так, например, метод введения изоляционных элементов предусматривает введение новых элементов, поэтому при его использовании наблюдается увеличение площади. Пример показан на рис.1, где логические элементы С1, С2, СЗ добавлены при введении этого метода.

сп. /■—.

Datai

О

ci

О

Data2 С2

>

Ас! с! О

МихА

МихВ

reg_0

Рис.1. Введение дополнительных элементов с использованием метода введения изоляционных элементов.

Таким образом, площадь начальной схемы, отмеченной пунктирной линией, увеличена на площадь добавленных элементов.

В таблице 1 перечислены рассматриваемые методы и их влияние на параметры схемы. Указанные в таблице значения приведены из литературных источников, а также из рассмотренных в работе примеров.

Таблица 1. Методы уменьшения мощности и их влияние на быстродействие и занимаемую площадь устройств.

Метод уменьшения мощности Влияние на площадь Влияние на быстродействие Дополнительные требования

Метод стробирования синхросигнала Увеличение (1-2%)/ Уменьшение (25%) Ухудшение (15%)/ Улучшение (15%) Введение элементов clock gating

Метод оптимизации набора элементов и их подключения Увеличение (3-4%)/ Уменьшение (25%) Ухудшение (14-15%)/ Улучшение (43%)

Метод введения изоляционных элементов Увеличение (25%) Ухудшение (50%)/ Без изменений

Введение элементов с повышенным пороговым напряжением Увеличение (2-3%)/ Уменьшение (2%) Без изменений Элементы с повышенным пороговым напряжением

Вследствие влияния методов уменьшения мощности на основные параметры интегральных схем, необходимо определить

насколько критично увеличение занимаемой площади или ухудшение быстродействия для устройства. Для этого предложена классификация блоков микропроцессоров, основанная на критичности основных параметров:

1) Некритичные по быстродействию, критичные по занимаемой площади.

К этой группе зачастую можно отнести ОРБ/ГЛОНАСС коррелятор МСС, порт Зрасе\У1ге. Эти блоки занимают значительную часть площади микропроцессора. Но пути через них не являются критическими по быстродействию. На рис.2 показан процессор «МС_265», разрабатываемый компанией ОАО НПЦ «ЭЛВИС», в состав которого входит блок МСС._

£ ЯШ11 в у;' ^ ]« ' .1 ' ,' Г" V '''Л-

вмнн ЯИИИи ■И 1111 ■ 8 т 111111111

шШшшшШш Яд ; '; У', ■ ШШт, Л'И;' * ** ^

я щщШ - я ¡¡Ш ■Н '¿¿к ¡ШЁШ Щ : * V* ?.л о

■¡¡¡ЩаШМ! ННЦ й; Щ 1 ШШШй НИ

■нм РРд

■ ■ иииш Я|111||1*11Й ш ш®; ■НН I 1 ш м мр ? вмВрВЯМр Ш; Ш Р ¡Шив йШй ■ - . 1й V А 11 191» 1111 ■¡¡¡и ч;!! Щ I с "'к.:

Щ

Рис. 2. Расположение блоков микропроцессора «МС_265».

2) Критичные по быстродействию, некритичные по занимаемой площади.

Примером могут служить межблочный интеллектуальный коммутатор AXI_Interconnect, порт внешней памяти MPORT микропроцессора, показанный на рис. 2.

Их площадь незначительна по сравнению с общей площадью микропроцессора. В связи с коммутационной функцией блока AXI_Interconnect пути через этот блок присутствуют в критических путях микропроцессора, что свидетельствует о том, что этот блок является критичным по быстродействию.

Блок MPORT также является критичным по быстродействию вследствие своей функциональной особенности.

3) Критичные и по быстродействию, и по занимаемой площади.

К таким блокам могут относиться сопроцессор цифровой обработки сигналов DSP, многофункциональный буферизованный последовательный порт MFBSP.

Блок DSP занимает зачастую значительную площадь микропроцессора, как видно из рис. 2. Поэтому увеличение площади этого блока недопустимо с применением методов уменьшения мощности. Кроме того, быстродействие этого блока определяет быстродействие всего микропроцессора.

Блок MFBSP также относится к критичным по быстродействию. Этот блок представлен в микропроцессоре в нескольких экземплярах, поэтому относим его к критичным по площади.

4) Некритичные и по быстродействию, и по занимаемой площади.

К этой категории блоков мы можем отнести универсальный асинхронный последовательный порт UART, порт видео ввода/вывода.

Порты видео ввода/вывода VPIN и VPOUT предназначены для ввода и вывода цифровых видеоданных. Они занимают незначительную часть микропроцессора. Пути через эти блоки не являются критичными по быстродействию, так как ввод и вывод данных осуществляется на небольшой частоте, обработка видео данных осуществляется в других блоках микропроцессора.

Но следует отметить, что данная классификация является условной. Для каждого микропроцессора на этапе проектирования разработчики должны определить к какому из перечисленных видов будут относиться разрабатываемые блоки микропроцессора. Часто один

и тот же функциональный блок может относиться к различным видам в зависимости от микропроцессора. Это может быть связано с требованиями ТЗ: добавлением (удалением) дополнительного количества блоков памяти, использованием различных корпусов, что может повлиять на расположение контактных площадок, а следовательно, на расположение блоков внутри кристалла при физическом проектировании.

Вследствие гетерогенности современных микропроцессоров их блоки можно отнести к различным группам из представленной классификации.

В работе предложены критерии критичности, по которым можно отнести блоки микропроцессоров к определенному виду. Критерии основаны на требованиях к топологии устройства и технического задания (ТЗ).

Для примера, определить критичность по площади можно, исходя из отношения полученного значения занимаемой площади блока после логического синтеза к значению площади, отводимой для этого блока в топологическом представлении (из ТЗ). Это отношение не должно превышать значения 0.7. Если это значение будет превышено, то на этапе физического синтеза могут возникнуть проблемы по трассировке. Таким образом, если это значение будет выше, то блок будет считаться критичным по площади, если ниже, то некритичным.

Критичность по быстродействию может быть определена из требований по быстродействию в ТЗ. Если значения задержки на критическом пути без введения методов превышают значение поставленных ограничений (например, периода синхросигнала), то блок считается критичным по быстродействию, в обратном случае, некритичным.

Произведена оценка применения рассмотренных методов на различных проектных нормах и сделан вывод, что применение элементов с повышенным пороговым напряжением целесообразно только на проектных нормах 90 нм и ниже вследствие значительного увеличения статической мощности.

Третья глава работы посвящена разработке методик поиска эффективной комбинации методов для различных видов ограничений для разных проектных норм.

1). Критичный по занимаемой площади, некритичный по быстродействию.

Здесь можно выделить два случая: установленное ограничение по площади ниже значения площади без применения методов и выше.

В первом случае методика поиска эффективной комбинации методов основана на том, что применение метода введения изоляционных элементов (operand isolation) является нецелесообразным, так как этот метод дает однозначное увеличение площади за счет добавления дополнительных элементов.

Для проектных норм выше 90 нм, на первом этапе необходимо провести логический синтез блока:

- без применения методов;

- с использованием метода стробирования синхросигнала;

- с использованием метода оптимизации набора элементов и их подключения.

Далее необходимо сделать сравнение значений занимаемой площади блока для каждого метода с тем значением, которое устанавливается в качестве ограничения.

Отметим, что если какой-нибудь из методов: метод стробирования синхросигнала (clock gating) или метод оптимизации набора элементов и их подключения (gate level optimization) дают увеличение площади по отдельности, то применение сочетаний clock gating и operand isolation, либо gate level optimization и operand isolation соответственно будет увеличивать площадь. Следовательно, для блоков, критичных по площади, необходимо исключить в этом случае применение данных комбинаций.

Если оба метода (clock gating и gate level optimization) дают увеличение значения занимаемой площади, то кроме комбинаций методов clock gating и operand isolation, а также gate level optimization и operand isolation, исключается из рассмотрения комбинация из всех трех методов. Для этого случая алгоритм показан на рис.3.

Рис.3. Алгоритм поиска эффективной комбинации методов для случая, когда блок принадлежит к критичным по площади и некритичным по быстродействию (выше 90 нм). Установленное ограничение: площадь с использованием методов не должна превышать площадь без введения методов.

Здесь и далее Р, - значение мощности, А; - значение занимаемой площади для каждой комбинации методов, Аг значение площади блока без применения методов, Acg - значение занимаемой мощности блока с использованием метода стробирования синхросигнала, A glo - значение занимаемой мощности блока с использованием метода оптимизации набора элементов и их подключения.

Если установленное ограничение по площади выше значения площади без применения методов, то метод operand isolation необходимо учитывать. В этом случае нужно провести логический синтез блока: г

- без применения методов;

- с использованием метода стробирования синхросигнала;

- с использованием метода оптимизации набора элементов и их подключения;

- с использованием метода введения изоляционных элементов.

Далее, как и в предыдущем случае, необходимо исключать

комбинации, сформированные из методов, приводящих к увеличению площади над поставленным ограничением.

Для проектных норм 90 нм и ниже необходимо добавить метод введения элементов с повышенным пороговым напряжением (multi-Vth) ко всем комбинациям в алгоритмах, разработанных для проектных норм выше 90 нм.

2) Критичный по быстродействию, некритичный по занимаемой площади.

Так как анализ рассматриваемых методов показал, что ни один из них не приводит только к ухудшению быстродействия, то для блоков, критичных по быстродействию, необходимо рассмотреть все возможные комбинации методов для поиска самой эффективной.

Методика заключается в том, что после проведения логического синтеза с использованием всех возможных комбинаций методов, необходимо отобрать те комбинации методов, которые приводят к такому значению задержки на критическом пути устройства, которое удовлетворяет поставленному ограничению.

После этого, из отобранных вариантов выбирается тот метод или комбинация методов, которые позволяют уменьшить рассеиваемую мощность максимально.

Алгоритм поиска эффективной комбинации методов для случая, когда блок критичен только по быстродействию для проектных норм 90

нм и ниже, показан на рис. 4. Здесь и далее ^ - значение задержки на критическом пути для каждой комбинации методов, V значение задержки на критическом пути для варианта без применения методов.

Рис. 4. Алгоритм поиска эффективной комбинации методов для случая, когда блок критичен по быстродействию, некритичен по площади (90 нм и ниже).

3) Критичный по быстродействию, критичный по занимаемой площади.

Методика нахождения оптимальной комбинации методов для данного вида блоков основана на методике для блоков, критичных по

площади и некритичных по быстродействию. Но в данном случае необходимо контролировать и быстродействие схемы.

Логический синтез без применения методов Логический синтез с применением метода clack gating Логический синтез с применением метода gate level optimization

I 1

Acs <= А1

нет

Рис. 5. Алгоритм поиска эффективной комбинации методов для блока, критичного по быстродействию и по площади. Установленное ограничение: площадь с использованием методов не должна превышать площадь без введения методов. Проектные нормы выше 90 нм.

4) Некритичный по быстродействию, некритичный по занимаемой площади.

Методика поиска (проектные нормы выше 90нм) заключается в том, что необходимо провести логический синтез с применением всех возможных комбинаций методов:

1). Clock gating.

2). Operand isolation.

3). Gate level optimization.

4). Clock gating и operand isolation.

5). Clock gating и gate level optimization.

6). Operand isolation и gate level optimization.

7). Clock gating, gate level optimization, operand isolation.

Для проектных норм 90нм и ниже необходимо провести логический синтез с использованием следующих методов:

1). Clock gating и multi-Vth.

2). Operand isolation и multi-Vth.

3). Gate level optimization и multi-Vth.

4). Clock gating, operand isolation и multi-Vth.

5). Clock gating, gate level optimization и multi-Vth.

6). Operand isolation, gate level optimization и multi-Vth.

7). Clock gating, gate level optimization, operand isolation и multi-Vth.

Затем выбирается комбинация с наименьшей мощностью. В зависимости от проектных норм и комбинаций методов в скрипт для логического синтеза в средстве для проектирования Design Compiler компании Synopsys необходимо ввести следующие команды: set do_operand_isolation true #### команды для

set_operand_isolation_style -logic adaptive #### введения метода set_operand_isolation_slack 0 #### operand isolation

set_clock_gating_style -pos {integrated} -neg {integrated} -sequential latch insert_clock_gating #### команды для введения

propagate_constraints -gate_clock ####метода clock gating

set_max_dynamic_power 0 #### команда для введения

####метода gate level optimization set_max_leakage_power 0 #### команда для введения

####метода multi-Vth.

Таким образом, общий подход к проектированию энергоэффективных СнК выглядит, как показано на рис. 6.

("Оценка параметров," характеризующих критичность по быстродействию

N

Логический синтез без применения методов снижения энергопотребления

I

Определение типа блока в соответствии с классификацией

_ ^ 1 —Выбор методики поиска эффективной комбинации методов

снижения энергопотребления при заданных ограничениях

(Оценка параметров"? характеризующих критичность

по площади ^-

Применение методики 1

I

(рименение методики 4

Применение" методики 2

Применение , методики 3.

Рис.6. Общий подход к проектированию энергоэффективных СнК.

Таким образом, третья глава посвящена разработке алгоритмов и методик поиска эффективной комбинации методов уменьшения рассеиваемой мощности для различных ограничений на разных проектных нормах.

Четвертая глава работы посвящена апробации предложенных методик и алгоритмов на блоке контроллера порта внешней памяти МРОЫТ микропроцессора 1892КП1Л.

На рис. 7 показаны изменения значений основных параметров блока МРОЁТ с применением различных методов и их комбинаций для проектных норм 250 нм. Для случая, когда блок критичен по площади и некритичен по быстродействию. Здесь и далее 01 - метод введения изоляционных элементов, ОЬО - метод оптимизации набора элементов и их подключения, Сй - метод стробирования синхросигнала, знаком «+» обозначена их комбинация.

- Мощность с применением методов

Мощность без оптимизации

Методы

- Задержка с применением методов

задержка без оптимизации

- период синхросигнала

о4" 0 & / сь

Методы

- Площадь с применением методов

Площадь без оптимизации

1,1

1,05

т/Ч^/1

0° ,0

Методы

Рис. 7. Изменение параметров блока МРСЖТ (критичен по занимаемой площади, некритичен по быстродействию) с применением различных комбинаций методов на проектных нормах 250 нм.

Критерием критичности для площади служит условие, что применение методов не должно увеличить занимаемую устройством площадь. Оптимальной комбинацией для этого случая является комбинация методов стробирования синхросигнала и оптимизации набора элементов и их подключения. В этом случае снижение мощности составило 20,4%, занимаемая площадь уменьшена на 12,3%.

Для варианта, когда блок МРОБ1Т принадлежит к критичным по быстродействию, некритичным по площади, а также критичным и по быстродействию, и по площади, график изменения параметров показан на рис. 8.

быстродействию) с применением различных комбинаций методов на проектных нормах 250 нм.

Критерием критичности для быстродействия выступает условие, что задержка в самой критической цепи не должна превышать периода синхросигнала, а для площади условия, что площадь с применением методов не должна возрастать по сравнению с неоптимизированным вариантом.

Для этих двух вариантов самой эффективной будет комбинация методов стробирования синхросигнала и оптимизации набора элементов и их подключения. При этом снижение мощности составило 10,7%, задержка на критическом пути была улучшена до значения периода синхросигнала. Занимаемая площадь была уменьшена на 17,9%.

Выбранные комбинации методов принадлежат списку комбинаций, предложенных в методиках в главе 3.

Для проектных норм 130 нм самой эффективной комбинацией для всех случаев является использование трех методов: метода стробирования синхросигнала, метода оптимизации набора элементов и их подключения, а также метода введения изоляционных элементов.

Для первого случая (блок критичен по площади, некритичен по быстродействию) уменьшение мощности составило 37,7%, занимаемая площадь уменьшена на 18,1%.

При этом мощность уменьшена на 16,9%, быстродействие также улучшается по сравнению с неоптимизированным вариантом, но, тем не менее, значение задержки на критическом пути превышает значение периода синхросигнала.

Отметим, что применение комбинации методов стробирования синхросигнала и метода введения изоляционных элементов позволило уменьшить значение задержки на критическом пути до значения периода синхросигнала. При этом снижение рассеиваемой мощности составляет 7,6%. Эта комбинация методов может быть использована для достижения самого лучшего результата по быстродействию.

Для проектных норм 90 нм применение комбинации методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением является оптимальным в случае, если блок критичен только по площади. Уменьшение динамической мощности составляет в этом случае 25,4%, статической мощности на 76%, занимаемая площадь уменьшена на 21,1%.

В таблице 2 представлены основные параметры блока МРОЛТ для проектных норм 90 нм для случая, когда блок критичен по быстродействию (КБ) и некритичен по быстродействию (НБ). Здесь МиШ-УШ - метод введения элементов с повышенным пороговым напряжением.

Если блок критичен по быстродействию, некритичен по площади, самой эффективной является комбинация метода введения изоляционных элементов и применения элементов с повышенным пороговым напряжением. Динамическая мощность уменьшена при этом на 21,0%, статическая мощность на 52,9%,

И если блок критичен по обоим параметрам, то оптимальной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением. Динамическая мощность снизилась при этом на 10,8%, статическая уменьшена на 77,1%, занимаемая площадь - на 25,9%, задержка на критическом пути максимально улучшена.

Таблица 2. Основные параметры блока МРОЯТ для различных комбинаций методов уменьшения мощности (90 нм)._

Методы уменьшения мощности Динамическая (Статическая) мощность блока, НБ/ КБ, мВт Задержка на критическом пути блока, НБ/ КБ, не Занимаемая площадь блока, НБ/ КБ, мм2

МиШ-УЛ 21,6(0,066)/ 30,4(0,066) 1,80/0,63 0,123/0,131

01+ МиШ-Уй 21,8(0,072)/ 24,0(0,112) 1,80/0,62 0,124/0,132

ОШ+МиШ-УШ 21,4(0,065)/ 24,9(0,099) 1,80/0,67 0,124/0,128

01+0Ю+МиШ-УЛ 21,5(0,067)/ 25,31(0,107) 1,80/0,66 0,125/0,131

Св+МиШ-УШ 16,1(0,053)/ 27,1(0,055) 1,76/0,55 0,097/0,097

Св+01+ МиШ-УЛ 16,2(0,063)/ 27,4(0,061) 1,79/0,60 0,099/0,101

со+от+ МиЫ-УЛ 16,3(0,059)/ 27,4(0,059) 1,79/0,60 0,099/0,101

С0+01+0Ь0+ МиШ-УЛ 16,2(0,063)/ 27,4(0,059) 1,79/0,61 0,101/0,101

Выбранные комбинации соответствуют алгоритмам, предложенным в главеЗ.

Таким образом, в четвертой главе проведена апробация разработанных методик уменьшения рассеиваемой мощности на блоке МР011Т, результаты соответствуют ожидаемым значениям.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

В ходе диссертационной работы был разработан новый подход к проектированию СнК на примере микропроцессорного устройства с использованием четырех методов уменьшения мощности: метода стробирования синхросигнала, метода введения изоляционных элементов, метода оптимизации набора элементов и их подключения, метода введения элементов с повышенным пороговым напряжением. Этот подход заключается в следующих этапах:

1). Проведение логического синтеза без применения методов.

2). Определение критериев критичности для быстродействия и занимаемой площади для выбранного устройства.

3). Разделение составляющих устройство блоков на группы, исходя из предварительной классификации, основанной на определенных заранее критериях критичности по площади и быстродействию.

4). Применение предложенных в работе методик и алгоритмов поиска эффективной комбинации методов на этапе логического синтеза, разработанных для различных видов ограничений и проектных норм.

Для разработки данного маршрута проектирования было сделано следующее:

1). Проведен анализ и предложен подход к проектированию СнК, предполагающий предварительную групповую классификацию блоков по параметру критичности быстродействия и занимаемой площади.

2). Рассмотрено влияние методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения, а также применения элементов с повышенным пороговым напряжением на основные параметры блоков микропроцессора.

3). Определена эффективность применения методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения, применения элементов с повышенным пороговым напряжением в зависимости от проектных норм.

4). Разработаны методики и алгоритмы поиска оптимальной комбинации методов в зависимости от установленных ограничений и проектных норм.

5). Предложенные методики и алгоритмы применены для поиска эффективной комбинации методов блока МРОЛТ. Для проектных норм 250 нм для всех видов ограничений для этого блока эффективной

является комбинация метода стробирования синхросигнала и оптимизации набора элементов и их подключения. Снижение мощности составляет в этом случае до 20,4%.

6). Для проектных норм 130 нм для блока МРСЖТ оптимальной является комбинация метода стробирования синхросигнала, введения изоляционных элементов и "оптимизации набора элементов и их подключения для всех видов ограничений. Уменьшение мощности достигает 37,7%.

7). Для проектных норм 90 нм для блока МРСЖТ самой эффективной является комбинация методов стробирования синхросигнала, оптимизации набора элементов и введения элементов с повышенным пороговым напряжением в случае, когда блок критичен по площади, некритичен по быстродействию.

Если блок критичен по быстродействию, некритичен по площади - метод введения изоляционных элементов и применения элементов с повышенным пороговым напряжением.

И если блок критичен по обоим параметрам, то оптимальной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением. Уменьшение динамической мощности доходит до 25,4%, статической до 77,1%.

Таким образом, в результате диссертационной работы был предложен новый подход к проектированию СнК с использованием разработанных методик и алгоритмов поиска эффективной комбинации методов уменьшения мощности, учитывающий ограничения по занимаемой площади и быстродействию блоков устройства.

ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

Материалы диссертации опубликованы в следующих работах:

1. Лобанова А. Ю. Выбор методов уменьшения рассеиваемой мощности при проектировании блоков высокопроизводительных микропроцессоров// Известия вузов. Электроника - № 3 - 2012. - с. 81-82.

2. Лобанова А.Ю. Анализ эффективности комплексного использования схемотехнических методов снижения энергопотребления сложно-функциональных блоков цифровых СБИС// Сборник трудов "Проблемы разработки перспективных микро- и наноэлектронных систем" - 2012. - с. 507 - 510.

3. Лобанова А.Ю., Крупкина Т.Ю. Выбор методов энергосбережения для блоков микропроцессора с учетом быстродействия и занимаемой площади // Радиопромышленность - выпуск 3. - 2012. -с. 107 -113.

4. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с целью уменьшения рассеиваемой мощности // VII Всероссийская межвузовская конференция молодых ученых -2010.-е. 115116.

5. Лобанова А.Ю. Методы снижения рассеиваемой мощности на этапе проектирования блоков высокопроизводительных микропроцессоров // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" -2010.-е. 84.

6. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров, направленная на уменьшение рассеиваемой мощности // Международная научно-техническая конференция «Радиоэлектроника, электроника и энергетика» -2010.-е. 285-286.

7. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с применением методов снижения рассеиваемой мощности // Конференция «Проектирование систем на кристалле: тенденции развития и проблемы » - 2010. - с 35.

8. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров на основе автоматизации выбора методов снижения рассеиваемой мощности // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" - 2011.- с.82.

9. Лобанова А.Ю. Выбор оптимальной комбинации методов уменьшения рассеиваемой мощности для блока контроллера порта внешней памяти на различных проектных нормах // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и.информатика" - 2012.- с.76.

Автореферат Лобанова Анна Юрьевна

Исследование и разработка методов снижения энергопотребления при проектировании микропроцессорных СБИС

Формат 60x84 1/16. Уч. -изд.л. 1,3. Тираж 100 экз. Заказ № 84

Отпечатано в типографии ИПК МИЭТ.

124498, Москва, г. Зеленоград, проезд 4806, д.5, МИЭТ.

ВВЕДЕНИЕ.

1. Рассеиваемая мощность ИС, схемотехнические методы уменьшения мощности.

1.1. Рассеиваемая мощность ИС и ее составляющие.

1.1.1. Статическая мощность.

1.1.2 Динамическая мощность.

1.2. Методы уменьшения рассеиваемой мощности.

1.2.1. Метод стробирования тактового сигнала (Clock gating).

1.2.2. Метод введения изоляционных элементов (Operand Isolations).

1.2.3. Метод оптимизации набора элементов и их подключения (Gate level optimization).

1.2.4. Метод использования элементов с различным пороговым напряжением (Multi-Vth).

1.2.5. Метод введения различного напряжения питания (Multi-Vdd).

1.3. Пример алгоритма введения элементов с различным пороговым напряжением и изменения размеров элементов для снижения рассеиваемой мощности.

1.4. Анализ эффективности применения нескольких методов одновременно.

1.5. Выводы.

2. Анализ влияния методов на занимаемую площадь и быстродействие. Разработка классификации блоков микропроцессоров.

2.1. Влияние рассматриваемых методов на занимаемую площадь и быстродействие схем.

2.2. Критичность по параметрам быстродействия и занимаемой площади.

2.3. Классификация блоков микропроцессоров.

2.4. Оценка применения рассматриваемых методов на различных проектных нормах.

2.5. Выводы.

3. Разработка методик поиска эффективных комбинаций методов для различных категорий блоков.

3.1. Методики поиска эффективных комбинаций методов.

3.1.1. Методика поиска оптимальной комбинации методов энергосбережения для блока, некритичного по быстродействию, критичного по занимаемой площади.

3.1.2 Блок некритичный по занимаемой площади, критичный по быстродействию.

3.1.3. Критичный по быстродействию, критичный по занимаемой площади.

3.1.4 Некритичный по быстродействию, некритичный по занимаемой площади.

3.2. Выводы.

4. Результаты применения разработанных методик на бло контроллера порта внешней памяти микропроцессора на различных проектных нормах.

4.1. Установленные ограничения и особенности введения методов в средствах проектирования.

4.2. Анализ эффективности применения разработанных методик на проектных нормах 250 нм.

4.3. Анализ эффективности применения разработанных методик на проектных нормах 130 нм.

4.4. Анализ эффективности применения разработанных методик на проектных нормах 90 нм.

4.5. Выводы.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ.

Список используемой литературы.

Актуальность.

Одной из главных задач при проектировании современных интегральных схем становится уменьшение рассеиваемой мощности. Особенно важно решить эту проблему для портативных устройств, работающих от батареи, так как уменьшение рассеиваемой мощности позволит увеличить время работы устройства без дополнительной подзарядки. Кроме того, уменьшение рассеиваемой мощности позволяет снизить стоимость корпусировки и увеличить быстродействие за счет более низких рабочих температур.

Эта проблема актуальна и при проектировании микропроцессоров. На рис. 1 показана тенденция увеличения рассеиваемой мощности процессоров компании «Intel» [1,2]. Из рисунка видно, что значительный рост рассеиваемой мощности микропроцессоров происходит постоянно. Это связано с уменьшением проектных норм, увеличением рабочей частоты, повышением плотности элементов на кристалле вследствие усложнения схемотехнической составляющей.

100

10

Мощность (Вт) 1

0.1

1970 о *

1980

1990

2000

2010

Рис.1 Тенденции увеличения рассеиваемой мощности процессоров компании

Intel».

В связи с уменьшением проектных норм появилась необходимость снижения не только динамической составляющей мощности, но и статической. На рис.2 показана тенденция роста мощности и ее составляющих [3].

И~ендениия Статическая мощность памяти ШТенденция. Статическая мощность логической составляющей ^Тенденция Динамическая мощность памяти ^Тенденция. Динамическая мощность логтеской составляющей

Рис.2.Тенденции роста мощности и ее составляющих.

Системы автоматизированного проектирования в настоящее время включают широкий спектр программных продуктов и методов, нацеленных на снижение потребляемой мощности в проектируемых устройствах [4,5]. Ведется разработка новых подходов к проектированию систем на кристалле (СнК), новых алгоритмов и программных средств САПР [4-7], ориентированных на переход к наноразмерным топологическим нормам. Вместе с тем, актуальной является задача увеличения быстродействия и сохранения площади, занимаемой схемой.

Цель работы.

Основной целью работы является исследование и разработка методов уменьшения мощности при проектировании энергоэффективных блоков микропроцессорных КМОП СБИС и СнК с учетом их быстродействия и занимаемой площади.

Для достижения поставленной цели необходимо решить следующие задачи:

1. Разработать классификацию блоков микропроцессора по критерию ограничений, накладываемых при проектировании.

2. Исследовать схемотехнические методы уменьшения рассеиваемой мощности и их влияние на быстродействие и занимаемую площадь устройств.

3. Разработать методики и алгоритмы поиска эффективного метода или комбинации методов с учетом поставленных ограничений по быстродействию и площади.

4. Применить разработанные методики на блоках микропроцессора на различных проектных нормах.

Научная новизна.

Научная новизна работы заключается в следующих результатах:

1. Предложен новый подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2. Установлены механизмы влияния схемотехнических методов уменьшения мощности на быстродействие и площадь проектируемых блоков микропроцессоров.

3. Показано, что одновременное использование методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения не обеспечивает гарантированного требуемого сочетания параметров быстродействия и площади.

4. Предложены методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

Практическая значимость работы.

1) Предложенный подход к проектированию микропроцессоров, заключающийся в предварительной групповой классификации их блоков с точки б зрения установленных критериев критичности по быстродействию и площади перед этапом логического синтеза, и дальнейшем применении методик поиска эффективных комбинаций известных схемотехнических методов уменьшения мощности, применена при разработке микропроцессоров компании ОАО НПЦ «ЭЛВИС». Используемые методики позволили уменьшить рассеиваемую динамическую мощность блоков микропроцессоров 1892КП1Я и 1892ВМ8Я на 20% с сохранением значений быстродействия и занимаемой площади.

2) Разработанные маршруты проектирования и алгоритмы использованы при выполнении НИР в рамках ФЦП НПК 2009-2013 на кафедре ИЭМС Национального Исследовательского Университета «МИЭТ»:

- «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспективных устройств приемо/передачи аналоговой и цифровой информации», шифр «И-2009-.1-219-005-009».

- «Исследование методов проектирования наноразмерной электронной компонентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью», НИР «ИМПУЛЬС».

3) Предложенные методики проектирования использованы при модернизации учебных дисциплин по программам магистерской подготовки «Проектирование СБИС с топологическими нормами 90нм» и «Проектирование и технология устройств интегральной наноэлектроники» по направлению 210100 «Электроника и наноэлектроника» кафедры ИЭМС Национального Исследовательского Университета «МИЭТ»:

- «Проектирование блоков цифровых наноразмерных СБИС».

- «Энергоэффективное проектирование наноэлектронных ИС средствами САПР Cadence и Synopsys».

- «Особенности логического синтеза цифровых наноэлектронных блоков».

На защиту выносятся положения:

1). Предложенный подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2). Разработанные методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

3). Результаты апробации методик на блоке контроллера порта внешней памяти микропроцессора на проектных нормах 250, 130, 90 нм.

Апробация работы.

Основные результаты работы докладывались и демонстрировались на следующих научно-технических конференциях: VII конференция молодых ученых, СПбГУ ИТМО, 2010г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», МГИЭТ(ТУ), 2010г.; Международная научно-техническая конференция «Радиоэлектроника, электротехника и энергетика», МЭИ(ТУ), 2010г.; конференция «Проектирование систем на кристалле: тенденции развития и проблемы», МГИЭТ(ТУ), 2010г.; Всероссийская межвузовская научно-техническая конференция

Микроэлектроника и информатика», МГИЭТ(ТУ), 2011г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», НИУ «МИЭТ», 2012г, V Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем -2012», Москва, 2012г.

Публикации

По теме диссертационной работы опубликовано 9 научных работ, в том числе 3 публикации в журналах, входящих в перечень ВАК, 6 тезисов доклада.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Лобанова А. Ю. Выбор методов уменьшения рассеиваемой мощности при проектировании блоков высокопроизводительных микропроцессоров// Известия вузов. Электроника - № 3 - 2012. - с. 81-82.

2. Лобанова А.Ю. Анализ эффективности комплексного использования схемотехнических методов снижения энергопотребления сложно-функциональных блоков цифровых СБИС// Сборник трудов "Проблемы разработки перспективных микро- и наноэлектронных систем" - 2012. - с. 507 -510.

3. Лобанова А.Ю., Крупкина Т.Ю. Выбор методов энергосбережения для блоков микропроцессора с учетом быстродействия и занимаемой площади // Радиопромышленность - выпуск 3.-2012. -с. 107-113.

Доклады.

4. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с целью уменьшения рассеиваемой мощности // VII Всероссийская межвузовская конференция молодых ученых - 2010. - с. 115-116.

5. Лобанова А.Ю. Методы снижения рассеиваемой мощности на этапе проектирования блоков высокопроизводительных микропроцессоров // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" - 2010.- с. 84.

6. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров, направленная на уменьшение рассеиваемой мощности // Международная научно-техническая конференция «Радиоэлектроника, электроника и энергетика» -2010.-е. 285-286.

7. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с применением методов снижения рассеиваемой мощности // Конференция «Проектирование систем на кристалле: тенденции развития и проблемы » - 2010. - с. 35.

8. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров на основе автоматизации выбора методов снижения рассеиваемой мощности // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" -2011.-с.82.

9. Лобанова А.Ю. Выбор оптимальной комбинации методов уменьшения рассеиваемой мощности для блока контроллера порта внешней памяти на различных проектных нормах // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" - 2012.- с.76.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения и одного приложения. Объем работы составляет 120 страниц, работа содержит 52 рисунка, 4 таблицы, список цитируемых источников из 101 наименования, приложения занимают 2 страницы.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

В ходе диссертационной работы был разработан новый подход к проектированию СнК на примере микропроцессорного устройства с использованием четырех методов уменьшения мощности: метода стробирования синхросигнала, метода введения изоляционных элементов, метода оптимизации набора элементов и их подключения, метода введения элементов с повышенным пороговым напряжением. Этот подход показан на ри.5.1 и заключается в следующих этапах:

1). Проведение логического синтеза без применения методов.

2). Определение критериев критичности для быстродействия и занимаемой площади для выбранного устройства.

3). Разделение составляющих устройство блоков на группы, исходя из предварительной классификации, основанной на определенных заранее критериях критичности по площади и быстродействию.

4). Применение предложенных в работе методик и алгоритмов поиска эффективной комбинации методов на этапе логического синтеза, разработанных для различных видов ограничений и проектных норм.

Рис.5.1. Общий подход к проектированию энергоэффективных СнК.

Для разработки данного маршрута проектирования было сделано следующее:

1). Проведен анализ и предложен подход к проектированию СнК, предполагающий предварительную групповую классификацию блоков по параметру критичности быстродействия и занимаемой площади.

2). Рассмотрено влияние методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения, а также применения элементов с повышенным пороговым напряжением на основные параметры блоков микропроцессора.

3). Определена эффективность применения методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения и применения элементов с повышенным пороговым напряжением в зависимости от проектных норм.

4). Разработаны методики и алгоритмы поиска оптимальной комбинации методов в зависимости от установленных ограничений и проектных норм.

5). Предложенные методики и алгоритмы применены для поиска эффективной комбинации методов блока MPORT. Для проектных норм 250 нм для всех видов ограничений для этого блока эффективной является комбинация метода стробирования синхросигнала и оптимизации набора элементов и их подключения. Снижение мощности составляет в этом случае до 20,4%.

6). Для проектных норм 130 нм для блока MPORT оптимальной является комбинация метода стробирования синхросигнала, введения изоляционных элементов и оптимизации набора элементов и их подключения для всех видов ограничений. Уменьшение мощности достигает 37,7%.

7). Для проектных норм 90 нм для блока MPORT самой эффективной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением в случае, когда блок критичен по площади, некритичен по быстродействию.

108

Если блок критичен по быстродействию, некритичен по площади - метод введения изоляционных элементов и применения элементов с повышенным пороговым напряжением.

И если блок критичен по обоим параметрам, то оптимальной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением. Уменьшение динамической мощности доходит до 25,4%, статической до 77,1%.

Таким образом, в результате диссертационной работы был предложен новый подход к проектированию СнК с использованием разработанных методик и алгоритмов поиска эффективной комбинации методов уменьшения мощности, учитывающий ограничения по занимаемой площади и быстродействию блоков устройства.

1. Fred Pollack of Intel. IEEE 32nd Annual International Symposium on Microarchitecture, Haifa,Israel, 16-18 Nov. 1999. www.huron.cs.ucdavis.edu/Micro32/homepage.html

2. Grochowski E., Annavaram M. Energy per instruction trends in Intel microprocessors // Technology@Intel Magazine. Mar. 2006.- p. 1-8.

3. Practical Guide to Low-Power Design, www.si2.ora.4. https://solvnet.svnopsys.com.5. http://support.cadence.com.

4. Казеннов Г.Г. Основы проектирования интегральных схем и систем. М.: БИНОМ. Лаборатория знаний, 2005. -295с.

5. Стемпковский A.JI. Развитие отечественных САПР задача национальной технологической безопасности // Электроника: Наука, Технология, Бизнес.- 2008. -N8,- с.14-19.

6. Roy К., Mukhopadhyay S., Mahmoodi-Meimand Н. Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits // Proceeding of IEEE, Feb. 2003,- vol 91, № 2,- p. 305-327.

7. Agarwal A. , Mukhopadhyay S., Kim C.H. Leakage power analysis and reduction: models, estimation and tool // IEEE Proceedings Computers and Digital Techniques, May 2005,- vol 152, № 3.- p 353-368.

8. Pollack F. New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies. Micro32 Keynote, 1999.

9. Thompson S., Packan P., Bohr M. MOS Scaling: Transistor Challenges for the 21st Century // Intel Technology Journal, 1998, №3.

10. Keating M., Flynn D., Aitken R., Gibsons A., Shi K. Low Power Methodology Manual for System on Chip Design. Springer Publications, New York, 2007.

11. Wong H-S. P. Nanoscale CMOS // Proc. IEEE, April 1999,- vol 87.

12. Liu C.T. Circuit requirement and integration challenges of thin gate dielectrics for ultra-small MOSFETs // In IEDM Tech. Dig., 1998,- p. 747-750.

13. Yeap C-F. Leakage current in low standby power and high performance devices: trends and challenges // International Symposium on Physical Design, April 2002.- p. 2227.

14. Sze S.M., Ed. Modern Semiconductor Device Physics. John Wiley & Sons, New York, 1998.

15. Semiconductor Industry Association, International Technology Roadmap for Semiconductors, 2001 edition, http://public.itrs.net/.

16. Sheu B., Scharfetter D., Ko P., Jeng M. BSIM: Berkeley short-channel IGFET model for MOS transistors // IEEE Journal of Solid State Circuits, August 1987.- vol. 22,-p. 558-566.

17. Sze S.M. Ed. High-Speed Semiconductor Devices. John Wiley & Sons, New York, 1990.

18. You K-F., Wu C-Y. A new quasi-2-D model for hot-carrier band-to-band tunneling current // IEEE Trans. Electron. Devices, June 1999.- vol. 46.

19. Chen M-J. Back-Gate Bias Enhanced Band-to-Band Tunneling Leakage in Scaled MOSFETs // IEEE Electron. Device Lett., April 1998. vol. 19.

20. Lee H-D., Hwang J-M. Accurate extraction of reverse leakage current components of shallow silicided p+-n junction for quarter- and sub-quarter-micron MOSFETs // IEEE Trans. Electron.Devices, August 1998.- vol. 45.

21. Murakami Y., Shingyouji T. Separation and analysis of diffusion and generation components of pn junction leakage current in various silicon wafers // Applied Physics, April 1994.-vol. 75.

22. Taur Y. CMOS scaling into the nanometer regime // Proc. IEEE, April 1997,- vol. 85.

23. Keshavarzi A., Roy K., Hawkins C. F. Intrinsic IDDQ: origins, reduction, and applications in deep sub-um low power CMOS ICs // Proc. Int. Test Conf. (ITC), 1997.-p. 167-176.

24. Keshavarzi A., RoyK., Hawkins C. F. Intrinsic leakage in deep submicron CMOS ICs. Measurement- based test solutions // IEEE Trans. VLSI Syst., December 2000.- vol. 8.

25. Josephson D., Storey M., Dixon D. Microprocessor IDDQ testing: a case study // IEEE Design& Test of Computers, Summer 1995,- vol. 12.

26. Maxwell P.C., Reariek J.R. A simulation-based method for estimating defect-free IDDQ // IEEEInt. Workshop on IDDQ Testing, Digest of Papers, 1997,- p. 80-84.

27. Blair G.M. Designing Low-Power Digital CMOS // IEE Electronics & Communication Engineering Journal, Oct 1994,- vol. 6, № 5.- p. 229-236,.

28. Venkatachalam V., Franz M. Power Reduction Techniques For Microprocessor Systems // University of California, ACM Computing Surveys, September 2005.- vol. 37, № 3.- p. 195 -237.

29. Chandrakasan A., Yang I., Vieri C., Antoniadis D. Design considerations and tools for low-voltage digital system design // Department of EECS, Massachusetts Institute of Technology, Cambridge, 33rd Design Automation Conference.

30. Borkar S. Design Challenges of Technology Scaling // IEEE Micro, July/August 1999. p. 23-29.

31. Gowan M., Biro L.L., Jackson D.B. Power considerations in the design of the Alpha 21264 microprocessor // Proc. Design Automation Conf., 1998.- p. 726-731.

32. Correale A. Overview of the power minimization techniques employed in IBM PowerPC 4xx embedded controllers // Int. Symp. on Low-power Design, 1995.- p. 7580.

33. Tiwari V., Singh D., Rajgopal S., Mehta G., Patel R., Baez F. Reducing power in high-performance microprocessors // Proc. Design Automation Conf., 1998.- p. 726-731.

34. Khan Z., Mehta G. Automatic clock gating for power reduction // SNUG '99.

35. Hurst A. P. Sequential Optimization for Low Power Digital Design. Spring, 2008.

36. Qureshi S., Sanjeev K. Power and performance optimization using multi-voltage, multi-treshold and clock gating for low-end microprocessors // TENCON 2009- 2009 IEEE Region 10 Conference, 2009.

37. Raghavan N., Akella V., Bakshi S. Automatic insertion of gated clocks at register transfer level // Proc. 12th International Conference on VLSI Design, January 1999.

38. Qing W., Pedram M., Xunwei W. Clock- gating and its application to low power design of sequential circuits // IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Mar 2000.- vol. 47.

39. Muench M., Wurth B., Mehra R., Sproch J. Automating RT-level operand isolation to minimize power consumption in datapaths // Proc. Design Automation and Test in Europe, 2000, p. 624-631.

40. Power Compiler Reference Manual, Synopsys.

41. Coudert O., Haddad R. Integrated resynthesis for low power // Proc. Int. Symp. on Low-Power Electron, and Design, 1996.-p. 169-174.

42. Tiwari V., Ashar P., Malik S. Technology mapping for low power // Proc. Design Automation Conf., 1993,- p. 74-79.

43. Borah M., Owens R., Irwin M. Transistor sizing for low-power CMOS circuits // Trans. On Computer-Aided Design, June 1996.- p. 665-671.

44. Svilan S., Burr J.B., and Tyler G.L. Effects of elevated temperature on tunable near-zero threshold CMOS // Proc. Int. Symp. on Low-Power Electron, and Design, 2001,- p. 255-258.

45. Ishihara T., Asada K. A system level memory power optimization technique using multiple supply and threshold voltages // IEEE/ACM DAC 2001,- p. 456-461.

46. Sundararajan V., Parhi K. K. Low power synthesis of dual threshold voltage CMOS VLSI circuits // IEEE ISLPED, 1999,- p. 139-144.

47. Tripathi N., Bhosle A., Samanta D., Pal A. Optimal assignment of high threshold voltage for synthesizing dual threshold CMOS circuits // VLSI Design, India, 2001,- p. 227-232.

48. Wei L. Design and Optimization of Dual-Threshold Circuits for Low-Voltage Low-Power Applications // IEEE TVLSI, March 1999,- vol. 7, № 1,- p. 16-23.

49. Wei L., Chen Z, Roy K., Ye Y., De V. Mixed-Vth (MVT) CMOS Circuit Design Methodology for Low Power Applications // ACM/IEEE DAC, 1999,- p. 430-435.

50. Wei L., Roy K., Koh C. K. Power Minimization by Simultaneous Dual-Vth Assignment and Gate-sizing // IEEE CICC 2000.- p. 413-416.

51. Wong Q., Vrudhula S.B.K. Static power optimization of deep submicron CMOS circuits for dual V/sub T/ technology // IEEE/ACM ICCAD, 1998,- p. 490-496.

52. Wong Q., Vrudhula S.B.K. An investigation of power delay trade-offs for dual V/sub t/ CMOS circuits // ICCD, 1999,- p. 556-562.

53. Kao J.T., Chandrakasan A.P. Dual-threshold voltage techniques for low-power digital circuits // IEEE Journal of Solid-State Circuits, July 2000,- vol. 35,- p. 1009-1018.

54. Agarwal A., Kang K., Bhunia S.K., Gallagher J.D., Roy K. Effectiveness of low power dual-Vt designs in nano-scale technologies under process parameter variations // ISLPED'05, 2005.- p. 14-19.

55. Tamura D., Pangrle B., and Maheshwary R. Techniques for energy-efficient SoC design, http://www.eedesign.com/features/exclusive/OEG20030724S0044.

56. Lackey D.E., Gould S., Bednar T.R., Cohn J., Zuchowski P.S. Managing power and performance for system-on-chip designs using voltage islands // Int. Conf. on Computer-Aided Design, 2002,- p. 195-202.

57. Usami K., Igarashi M., Minami F., Ishikawa T., Kawakawa M., Ichida M., Nogami K. Automated low-power technique exploiting multiple supply voltages applied to media processor // IEEE J. Solid-State Circuits, 1998,- vol. 33, № 3.- p. 463^172.

58. Wei L., Roy K., and De V. Low-power, low-voltage CMOS design techniques for deep submicron ICs // Proc. Int. Conf. on VLSI Design, 2000,- p. 24-29.

59. Kuroda T. Low-Power CMOS Circuit Design by Means of Supply-Voltage and Threshold-Voltage Control. Ph.D. Dissertation, University of Tokyo, December 1998.

60. Usami K., Horowitz M. Clustered Voltage Scaling for Low-Power Design // International Symposium on Low Power Design, April 1995.- p. 3-8.

61. Usami K., Igarashi M. Low-Power Design Methodology and Applications Utilizing Dual Supply Voltages // Asia and South Pacific Design Automation Conference, 2000,-p. 123-128.

62. Burd T.D. et. al. A dynamic voltage scaled microprocessor system // IEEE J. SolidState Circuits, Nov.2000.- vol. 35,- p. 1571-1580.

63. Flautner K., Reinhardt S., Mudge T. Automatic performance setting for dynamic voltage scaling // 7th Intl. Conf. on Mobile Computing and Networking, 2001.

64. Geppert L., Perry T.S. Transmeta's magic show // IEEE Spectrum, May 2000.- vol. 37,-p. 26-33.

65. Hu Z., Buyuktosunoglu A., Srinivasan V., Zyuban V., Jacobson H., Bose P. Microarchitectural Techniques for Power Gating of Execution Units // International Symposium on Low Power Electronics and Design, 2004.- p. 32-37.

66. Roy K. Leakage Power Reduction in Low-Voltage CMOS Design // IEEE International Conference on Electronics, Circuits and Systems, 1998.- p. 167-173.

67. Kaxiras S., Hu Z., Martonosi M. Cache Decay: Exploiting Generational Behavior to Reduce Cache Leakage Power // International Symposium on Computer Architecture, 2001,-p. 240-251.

68. Flautner K., Hu Z., and Martonosi M. Drowsy Caches: Simple Techniques for Reducing Leakage Power // International Symposium on Computer Architecture, 2002,-p. 241-250.

69. Rele S., Pande S., Onder S., Gupta R. Optimizing Static Power Dissipation by Functional Units Superscalar processors // International Conference on Compiler Construction, 2002,- p. 261-274.

70. Mizuno H., Ishibashi K., Shimura T., Hattori T., Narita S., Shiozawa K., Ikeda S., Uchiyama K. A 18uA-Standby-Current 1.8V 200MHz Microprocessor with Self Substrate-Biased Data-Retention Mode // IEEE Intl. Solid-State Circuit Conf., 1999.-p.280-281.

71. Keshavarzi A., Narendra S. Effectiveness of reverse body bias for leakage control in scaled dual Vt CMOS ICs // Intl. Symp. on Low Power Electronics and Design, 2001.

72. Liu X., Mourad S. Performance of submicron CMOS devices and gates with substrate biasing // IEEE Intl. Symp. Circuits and Systems, Geneva, Switzerland, May 28-31.

73. Rahman H., Chakrabarti C. A leakage estimation and reduction technique for scaled CMOS logic circuits considering gate-leakage // The International Symposium on Circuits and Systems, 23-26 May 2004,- p. 297-300.

74. Johnson M.C., Somasekhar D., Roy K. A model for leakage control by MOS transistor stacking // Tech. Rep. TRECE 97-12, Purdue University, School of Electrical and Computer Engineering, 1997.

75. Chen Z., Johnson M., Wei L., and Roy K. Estimation of standby leakage power in CMOS circuits considering accurate modeling of transistor stacks // The Symposium on Low Power Design and Electronics (1998).- p. 239-244.

76. Das K.K., Brown R.B. Ultra Low-Leakage Power Strategies for Sub-1 V VLSI: Novel Circuit Styles and Design Methodologies for Partially Depleted Silicon-On-Insulator (PD-SOI) CMOS Technology // VLSI Design 2003.

77. Narendra S., Borkar S., De V., Antoniadis D., Chandrakasan A. Scaling of Stack Effect and its Application for Leakage Reduction // International Symposium on Low Power Electronics and Design, August 2001,- p. 195-200.

78. Johnson M., Somasekhar D., Chiou L-Y., Roy K. Leakage Control with Efficient Use of Transistor Stacks in Single Threshold CMOS // IEEE Transactions on VLSI Systems, February 2002.-vol. 10, № 1,- p. 1-5.

79. Augsburger S., Nikolic B. Combining Dual-Supply, Dual-Threshold and Transistor Sizing for Power Reduction // The 2002 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD'02), September 2002,- p. 316.

80. Shrivastava A., Sylvester D. Minimizing Total Power by Simultaneous Vdd/Vth Assignment // The Asia and Pacific Design Automation Conference, 2003.

81. Munch M. Automating RT-Level Operand Isolation to Minimize Power Consumption in Datapaths // DATE, 2000. p. 624-631.

82. Petracca M., Carloni L. P. The Benefits of Using Clock Gating in the Design of Networks-on-Chip // Dept. of Computer Science, Columbia University, New York, NY 10027

83. Sun W.-J., Sechen C. A loosely coupled parallel algorithm for standard cell placement // IEEE/ACM International Conference on Computer-Aided Design of Integrated Circuits and Systems (ICCAD '94), p. 137-144, San Diego, Calif, USA, June 1994.

84. Rittman D. Nanometer Power Leakage. November 2005. http://www.tavden.eom/publications/N anometerPowerLeakage.pdf.

85. Исаев M.B. Основные тенденции в архитектуре высокопроизводительных многоядерных процессоров // Вопросы радиоэлектроники, серия ЭВТ, 2011.-Вып.З.

86. Лобанова А.Ю., Крупкина Т.Ю. Выбор методов энергосбережения для блоков микропроцессора с учетом быстродействия и занимаемой площади // Радиопромышленность выпуск 3. - 2012. -с. 107 -113.

87. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с целью уменьшения рассеиваемой мощности // VII Всероссийская межвузовская конференция молодых ученых -2010. с 115-116.

88. Лобанова А.Ю. Методы снижения рассеиваемой мощности на этапе проектирования блоков высокопроизводительных микропроцессоров // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" 2010.- с 84.

89. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с применением методов снижения рассеиваемой мощности // Конференция «Проектирование систем на кристалле: тенденции развития и проблемы »-2010.-с35.

90. Лобанова А. Ю. Выбор методов уменьшения рассеиваемой мощности при проектировании блоков высокопроизводительных микропроцессоров// Известия вузов. Электроника № 3 -2012.-е 81-82.