автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Элементы помехоустойчивого кодирования нециклического типа субмикронных КМОП оперативных запоминающих устройств

На правах рукописи

Петров Константин Александрович

ЭЛЕМЕНТЫ ПОМЕХОУСТОЙЧИВОГО КОДИРОВАНИЯ НЕЦИКЛИЧЕСКОГО ТИПА СУБМИКРОННЫХ КМОП ОПЕРАТИВНЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

05.13.05 — «Элементы и устройства вычислительной техники и систем управления»

Автореферат диссертации на соискание ученой степени кандидата технических наук

г ■ ^ИЗ 2015

Москва-2015 г.

005558168

005558168

Диссертация выполнена в Федеральном государственном автономном образовательном учреждении высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ"

Научный руководитель:

доктор технических паук Стенин Владимир Яковлевич НИЯУ «МИФИ»

Официальные оппоненты:

доктор физико-математических наук Зинченко Владимир Федорович ФГУП «НИИП», начальник отдела

кандидат технических наук Осипенко Павел Николаевич

ОАО «Байкал Электронике», руководитель департамента

Ведущая организация:

ОАО «Центральный научно-исследовательский институт автоматики и гидравлики»

Защита состоится 16 февраля 2015 г. в 14 часов 00 минут в конференц-зале К-608 на заседании диссертационного совета Д 212.130.02 в Национальном исследовательском ядерном университете «МИФИ», расположенном по адресу: 115409, г. Москва, Каширское шоссе, д. 31 тел. (499) 324-87-66.

С диссертацией можно ознакомиться в библиотеке НИЯУ «МИФИ».

Автореферат разослан «16» января 2015г.

Ученый секретарь диссертационного совета д.т.н., профессор

П.К. Скоробогатов

ОБЩАЯ ХАРАКТЕРИСТИКА ДИССЕРТАЦИИ

Актуальность диссертации

Оперативные запоминающие устройства (ОЗУ) используются в качестве встраиваемых и внешних запоминающих устройств в составе СБИС микропроцессоров, систем на кристалле (СНК), программируемых логических интегральных схем (ПЛИС) и т.д. Одним из условий повышения производительности этих систем является увеличение объема и производительности ОЗУ, что достигается, в частности, переходом на технологии с меньшими проектными нормами. По мере снижения проектных норм растет вероятность сбоев ячеек памяти, причем в основном за счет множественных или кратных сбоев. Это приводит к снижению надежности работы микропроцессорных СБИС и систем на их основе. Повышение надежности хранения данных КМОП ОЗУ обеспечивается как повышением устойчивости самих ячеек памяти, так и использованием средств кодирования-декодирования информационных слов.

Повышение надежности хранения данных в КМОП ОЗУ с малыми (суб-100-нм) проектными нормами не может быть осуществлено без использования избыточного кодирования данных при записи в ОЗУ и декодирования при считывании. В связи с этим актуально обоснование методов и аппаратных средств построения кодер-декодеров для КМОП ОЗУ с малыми (суб-100-нм) проектными нормами, которые должны обеспечить снижение вероятности потери информации при сбоях состояний отдельных ячеек памяти ОЗУ.

Помехоустойчивое кодирование как один из методов алгоритмической избыточности традиционно применяется при проектировании надежной аппаратуры. Элементы помехоустойчивого кодирования нециклического типа характеризуется отсутствием обратных связей в кодирующих и декодирующих устройствах. Это обеспечивает меньшую задержку прохождения сигналов (менее одного такта машинного времени), чем в элементах помехоустойчивого кодирования циклического типа (единицы и десяткн тактов машинного времени). Различаются методы помехоустойчивого кодирования для статических (в частности, КЭШ-памяти микропроцессора) и динамических ОЗУ. Основными методами помехоустойчивого кодирования, применяемыми в статических ОЗУ (СОЗУ), являются коды с исправлением одного бита. Отсутствие сравнительного анализа таких кодов применительно к субмикронным КМОП ОЗУ приводит к использованию разработчиками отечественной элементной базы неоптимальных по своим характеристикам кодер-декодеров.

Большинство ошибок в элементах и микросхемах ОЗУ относится к одиночным ошибкам. Однако для суб-100 нм схем практически все ошибки данных, обусловленные одиночными радиационными эффектами, становятся парными и кратными. Одним из методов купирования кратных ошибок является метод помехоустойчивого кодирования, исправляющий кратные ошибки.

Динамические ОЗУ (ДОЗУ) характеризуются тем, что состоят из нескольких СБИС с высокой плотностью элементов. Это приводит к тому, что помимо однократных сбоев возникают также многократные сбои и временные функциональные отказы. При разработке ДОЗУ актуальными являются методы помехоустойчивого кодирования, исправляющие помимо однократных ошибок пакетные ошибки размером вплоть до размера шины данных отдельной микросхемы ДОЗУ.

В связи с длительными временами хранения данных в ОЗУ получили широкое распространение методы борьбы с накоплением ошибок путем периодической перезаписи данных с исправлением накопленных в них ошибок.

Блоки оперативных запоминающих устройств как в составе СБИС микропроцессоров и систем па кристалле, так и в виде отдельных микросхем являются одними из наиболее уязвимых к внешним воздействиям, в частности к радиационным эффектам ввиду высокой плотности компоновки элементов и длительного времени хранения данных. Из-за невозможности создания оперативных запоминающих устройств, в которых исключены сбои, актуальной является задача разработки методов борьбы с уже возникшими сбоями с целью их купирования. Поэтому в качестве предмета исследования выбраны элементы помехоустойчивого кодирования субмикроиных КМОП оперативных запоминающих устройств. Объектом исследования являются теоретический анализ и экспериментальное исследование элементов помехоустойчивого кодирования КМОП запоминающих устройств с целью улучшения их технических и эксплуатационных характеристик.

В настоящее время в Российской Федерации в рамках федеральной целевой программы "Развитие электронной компонентной базы и радиоэлектроники" на 2008 - 2015 годы предусмотрена разработка отечественных быстродействующих микропроцессоров в частности для авиопики, космической техники, аппаратуры, используемой в интересах Федерального агентства по атомной энергии и для других специализированных применений, где необходима повышенная сбоеустойчивость к внешним эффектам, в частности к радиационным эффектам. Поэтому значимой и актуальной является задача улучшения технических и эксплуатационных характеристик КМОП запоминающих устройств с элементами кодирования.

Вопросы помехоустойчивого кодирования рассмотрены в работах Блейхута P., Morelos-Zaragoza R.H. Коды, исправляющие однократные ошибки, представлены в работах Hamming R. и Hsiao M.Y. Коды, исправляющие двукратные смежные ошибки данных, подробно рассмотрены в работах Dutta А. и Touba N. Коды, исправляющие пакетные ошибки данных, подробно рассмотрены в работах Fujivvara Е.

Алгоритмические и аппаратные методы повышения сбоеустойчивости цифровых устройств, включая ОЗУ, рассмотрены в работах Белецкого В.В. и Хетагурова Я.А. Развитие архитектур высокопроизводительных микропроцессорных систем, производимых по суб-100 нм техпроцессам, отражено в трудах Бобкова С.Г.

Цель и задачи диссертации

Целью диссертации является развитие методов и средств повышения помехоустойчивости субмикронных КМОП ОЗУ с помощью элементов кодирования и улучшение технических и эксплуатационных характеристик элементов помехоустойчивого кодирования.

Достижение указанной цели обеспечено решением следующих задач:

1) Сравнительный анализ кодер-декодеров, используемых для повышения сбоеустойчивости субмикронных КМОП ОЗУ, применяемых в условиях внешних воздействий, и обоснование наиболее перспективных из них.

2) Обоснование схемотехнических решений субмикронных кодер-декодеров Хсяо с уменьшенными задержками прохождения сигналов и аппаратурными затратами.

3) Разработка кодер-декодеров, исправляющих двукратные смежные ошибки в ОЗУ.

4) Оценка методов защиты данных в динамических ОЗУ (ДОЗУ) при временном функциональном отказе.

5) Снижение количества служебных запросов с наивысшим приоритетом в сбосустойчивой подсистеме динамической памяти высокопроизводительных микропроцессоров.

Научная новизна диссертации

1) Кодер-декодеры Хсяо имеют минимальную задержку прохождения сигналов и аппаратурные затраты среди кодер-декодеров, обнаруживающих двукратные ошибки в субмикронных КМОП ОЗУ.

2) При исключении исправления проверочных битов возможно уменьшение функциональных элементов декодера Хсяо, что приводит к

снижению задержки прохождения сигналов до 19% и аппаратурных затрат до 37%.

3) Использование 8ЕС-ОАЕС кодов, полученных с применением генетических алгоритмов, позволяет создавать декодеры, обнаруживающие двукратные несмежные ошибки до 20% больше, чем при использовании кодов, полученных с применением более простых эвристических алгоритмов.

4) СЫркШ-кодирование с кодер-декодерами, исправляющими пакетные ошибки, позволяет минимизировать временные функциональные отказы в подсистеме динамической памяти при наличии многократных сбоев и требует минимального количества СБИС ДОЗУ.

5) Введение принципа отложенной записи в алгоритм работы устройства регенерации и защиты от сбоев в подсистеме динамической памяти позволяет снизить количество служебных запросов с наивысшим приоритетом на 35-40%.

Практическая значимость диссертации

1) Разработан кодер-декодер Хсяо (39, 32) для ОЗУ 8К*39 с проектными нормами 0,25 мкм КМОП КНИ в рамках ОКР «Мангуст-БУ». Кодер-декодер Хсяо позволяет исправлять все однократные и детектировать все двукратные ошибки в кодовых словах.

2) Разработаны кодер-декодеры Хсяо (28, 18) и (72, 64) для повышения сбоеустойчивости ОЗУ КЭШ-памяти данных и тегов второго уровня микропроцессоров 1890ВМ6Я и 1890ВМ8Я. Кодер-декодеры заменили собой кодер-декодеры модифицированного кода Хэмминга (72,64), в результате чего длины критических путей сократились на 10%, а суммарная площадь, занимаемая кодер-декодерами на кристалле, снизилась на 35%, несмотря на связанное с изменением архитектуры КЭШ-памяти увеличение количества кодер-декодеров с 8 до 14.

3) Разработано модифицированное устройство регенерации и защиты от сбоев подсистемы динамической памяти микропроцессоров 1890ВМ8Я и 1890ВМ9Я, использование которого снизило количество служебных запросов с наивысшим приоритетом, что позволило увеличить время для обработки запросов других устройств микропроцессорной системы.

Основные положения диссертации, выносимые на защиту

1) Кодер-декодеры Хсяо имеют минимальную задержку прохождения сигналов и аппаратурные затраты среди кодер-декодеров, обнаруживающих двукратные ошибки в КМОП ОЗУ с проектными нормами 0,18 мкм при размерах информационного слова 64 бит.

2) При исключении исправления проверочных битов возможно уменьшение функциональных элементов декодера Хсяо, приводящее к снижению задержки прохождения сигналов до 19% и аппаратурных затрат до 37% для информационных слов размером до 64 бит по проектным нормам 65-180 нм КМОП.

3) Использование проверочных матриц SEC-DAEC кодов, полученных с применением генетических алгоритмов, позволяет создавать декодеры, обнаруживающие двукратные несмежные ошибки до 20% больше, чем при использовании проверочных матриц кодов, полученных с применением более простых эвристических алгоритмов неполного перебора.

4) СЫркШ-кодирование с кодер-декодерами, исправляющими пакетные ошибки, позволяет минимизировать временные функциональные отказы в подсистеме динамической памяти при наличии многократных сбоев и требует минимального количества СБИС ДОЗУ.

5) Введение принципа отложенной записи в алгоритм работы устройства регенерации и защиты от сбоев в сбоеустойчивой подсистеме динамической памяти позволяет снизить количество служебных запросов в с наивысшим приоритетом на 35-40%.

Апробапия диссертации

Результаты работы доложены на всероссийских и международных научно-технических конференциях: «Проблемы разработки перспективных микро- и наноэлектронных систем» (2012 г., 2014 г.), «Электронная компонентная база космических систем» (2009 г., 2011 г.), «Электроника, микро- и наноэлектроника» (2009 г. - 2013 г.), «Научная сессия НИЯУ МИФИ» (2009 г.-2015 г.).

Публикации

Основные результаты диссертации опубликованы в 13 работах (в период с 2009 г. по 2014 г.), в том числе 5 в журналах перечня ВАК и одна в журнале перечня Scopus. 5 работ опубликованы без соавторов. Получен один патент Российской Федерации на изобретение.

Структура и объем диссертации

Диссертация состоит из введения, пяти разделов, заключения, списка терминов и списка литературы. Общий объем диссертации составляет 103 страниц. Диссертация содержит 27 рисунков и 13 таблиц. Список литературы содержит 104 пункта.

Содержание диссертации Введение

Во введении обоснована актуальность темы, определена цель диссертации. Дана постановка задачи исследования и сформулированы основные положения, выносимые на защиту. Изложены научная новизна и практическая значимость диссертации.

1. Сравнительный анализ кодер-декодеров, исправляющих однократные ошибки, применяемых для повышения сбоеустойчивости оперативных запоминающих устройств

Кодирование данных, применяемое в ОЗУ, повышает их сбоеустойчивость. Кодер-декодеры, построенные на основе проверочных матриц помехоустойчивых кодов, отличаются задержкой прохождения сигналов и количеством используемых проверочных битов. При этом в литературе отсутствует сравнительный анализ кодер-декодеров для субмикронных КМОП ОЗУ, включающий в себя как кодер-декодеры, исправляющие только однократные ошибки, так и кодер-декодеры, дополнительно обнаруживающие все двойные. Проведен сравнительный анализ кодер-декодеров 64-битового информационного слова, исправляющих однократные ошибки. Для сравнительного анализа были взяты кодер-декодеры, не обнаруживающие все двойные ошибки: кодер-декодер Хэмминга, кодер-декодер итеративного прямоугольного кода, кодер-декодер итеративного треугольного кода; а также кодер-декодеры, обнаруживающие все двойные ошибки: модифицированный кодер-декодер Хэмминга, кодер-декодер Хсяо, расширенный кодер-декодер Хсяо с дополнительными проверочными битами.

Разработаны поведенческие модели кодер-декодеров, проведено моделирование в САПР Cadence Encounter по проектно-технологическим нормам объемный КМОП 0,18 мкм. На рис. 1 представлена диаграмма задержек прохождения сигналов в декодерах, синтезированных по проектно-технологическим нормам объемный КМОП 0,18 мкм, и значения количества используемых проверочных битов каждого из декодеров.

Результаты анализа КМОП декодеров по норме 0.18 мкм:

1. Все декодеры, обнаруживающие двойные ошибки, при минимальном количестве проверочных битов имеют большие на 0,3-2 не максимальные задержки прохождения сигналов, чем декодеры, не обнаруживающие все двукратные ошибки.

2. Декодер Хсяо при равном количестве проверочных битов имеет меньшие на 1,1 не максимальные задержки прохождения сигнала, чем декодер модифицированного кода Хэмминга.

3. Декодер расширенного кода Хсяо с дополнительными проверочными битами имеет наименьшую максимальную задержку прохождения, сигналов среди всех представленных декодеров - 2 не.

4. Декодер итеративного прямоугольного кода и декодер модифицированного кода Хэмминга являются декодерами, использование которых нецелесообразно для повышения сбоеустойчивости ОЗУ по причине худших характеристик.

) Задержка прохождения 3,5 сигналов в декодере, не

-а— Количество проверочных битов

3 2,5 2 1,5 1

0,5 0

- %

'Щл

В

я. / \ / \

р

/

/

/—>

1

—я

\ ' а

/

/

Ь" 1 г

1 ■

Л :

й

в

ш

&

1 > Л ■

^ ^ ^ „^

Рис. 1. Сравнительные характеристики декодеров, применяемых в ОЗУ для исправления однократных ошибок

2. Снижение аппаратурных затрат и повышение быстродействия декодера Хсяо

Кодер-декодеры Хсяо отличаются от кодер-декодеров Хэмминга возможностью обнаруживать двойные ошибки. Недостатком кодер-декодеров Хсяо является меньшее быстродействие, характеризуемое большими задержками прохождения сигнала по сравнению с кодер-декодерами

Хэмминга. Это обусловлено большим, чем у кодер-декодеров Хэмминга, количеством функциональных элементов и связей, обеспечивающих обнаружение двойных ошибок.

ДШ1 1

1

3

4 4

5

6

ч 7 8

Схема формирования сигналов ошибки

Сигнал ошибки

Рис. 2. Функциональна схема декодера кода Хсяо (8,4)

На рис. 2 представлена функциональная схема декодера кода Хсяо (8, 4), где цифра 8 - общее количество информационных и проверочных битов, записываемых в ОЗУ, а 4 — количество информационных битов; а1...а4 — информационные, а5...а8 - проверочные биты. При чтении информационных и проверочных битов (а!...а8) из ОЗУ с помощью схемы вычисления синдрома ошибки осуществляется повторное вычисление проверочных битов с последующим побитовым сравнением их со считанными из ОЗУ. Результат сравнения - синдром ошибки - участвует в формировании сигналов ошибки и является входом для схемы вычисления вектора ошибки, которая представляет собой неполный дешифратор 4 в 8 - ДШ1 (см. рис. 2). Выходом дешифратора ДШ1 является вектор ошибки. Он маскирует входные данные с помощью побитового сложения по модулю два в схеме коррекции (см. рис. 2), исправляя однократную ошибку данных.

Синдром ошибки

Синдром ошибки

Вектор ошибки

& _

б)

Вектор ошибки

Синдром ошибки

¿, , Вектор ошибки

в) г)

Рис. 3. Функциональные схемы вычисления вектора ошибки декодера Хсяо (8, 4): а) полная; б) укороченная; в) упрощенная; г) симметрично-упрощенная

Результаты схемотехнического анализа элементов декодеров Хсяо показывают, что схема коррекции декодера кода Хсяо (и, к) может быть как полной, так и укороченной и, соответственно, состоять из п или из к двухвходовых элементов ИСКЛ-ИЛИ. На рис. 2 представлена полная схема коррекции. Укороченную схему коррекции следует использовать для передачи на выход декодера только информационных битов, если нет необходимости в исправлении проверочных битов. Декодер Хсяо (8,4) с укороченной схемой коррекции отличается тем, что его выход состоит из четырех информационных битов

Схема вычисления вектора ошибки для исправления информационных и проверочных битов формирует вектор ошибки, содержащий п разрядов. Схема вычисления вектора ошибки, вычисляющая из к бит синдрома п-битный вектор ошибки, называется полной и представлена на рис. За.

Схема вычисления вектора ошибки может быть укорочена или упрощена, если нет необходимости вычислять часть вектора ошибки, использующуюся для исправления ошибок в проверочных битах. Это происходит, если нет необходимости исправлять проверочные биты. Укороченная схема

вычисления вектора ошибки представлена на рис. 36. Она формирует (п-к)-разрядный вектор ошибки для укороченной схемы коррекции.

В схеме вычисления вектора ошибки достаточно использовать (¿-1) бит синдрома ошибки вместо к для распознавания всех однократных ошибок или отсутствия ошибок. Такая схема вычисления вектора ошибки называется упрощенной и представлена на рис. Зв.

К неиспользуемому выходу схемы вычисления синдрома ошибки декодера с упрощенной схемой вычисления вектора ошибки должны быть предъявлены требования по нагрузочной способности, отличные от требований к другим выходам. Это приводит к асимметрии схемы декодера (что, в свою очередь, может привести к гонкам сигналов). Снижение асимметрии схемы декодера достигается использованием симметрично-укороченной схемы вычисления вектора ошибки, представленной на рис. Зг.

Вектор ошибки может не использоваться в схеме формирования сигналов ошибки при отсутствии требования обнаруживать часть трехкратных ошибок. Это позволяет снизить аппаратурные затраты и задержку прохождения сигналов в схеме формирования сигналов ошибки.

Таблица 1. Варианты декодеров Хсло

№ варианта Характер исправления, количество выходов Блок вычисления вектора ошибки Блок формирования сигналов ошибки

1 Исправление любого бита кодового слова, п выходов Полная схема (см. рис. За) С использованием вектора ошибки, обнаруживается часть трехкратных ошибок

2 Исправление любого бита кодового слова, п выходов Полная схема (см. рис. За) Без использования вектора ошибки

3 Исправление только информационных битов, к выходов Укороченная схема (см. рис. 36) Без использования вектора ошибки

4 Исправление только информационных битов, к выходов Упрощенная схема (см. рис. Зв) Без использования вектора ошибки

5 Исправление только информационных битов, к выходов Симметрично-упрощенная схема (см. рис. Зг) Без использования вектора ошибки

Были выбраны пять вариантов декодеров Хсяо, особенности которых приведены в табл. 1. Для вариантов декодеров, приведенных в табл. 1, разработаны модели на языке Уеп1о§ для информационных слов от 4 до 64 бит. Код и проверочная матрица моделей для каждого информационного слова совпадают, что приводит к одинаковому количеству проверочных битов и одинаковому количеству обнаруживаемых 4-кратных ошибок. Вариант 1 декодера отличается возможностью обнаружения части трехкратных ошибок. Разработаны поведенческие модели декодеров для информационных слов размером 4, 8, 16,32 и 64 бита.

Был проведено моделирование в САПР Cadence Encounter по проектным нормам 0,18 мкм и 65 им КМОП. Нормированные значения параметров декодеров Хсяо по проектно-технологическим нормам объемный КМОП 0,18 мкм и 65 нм представлены соответственно на рис. 4. Для каждого размера информационного слова задержка прохождения сигналов /здцр! и площадь S, варианта 1 декодера берется за единицу, а задержки в остальных вариантах декодеров нормированы на нее.

-0,95

с g

0,9

0,85 0,8

1

0,9 2

0,8 /-

0,7 ''' .5 / А

/ «-¿а'"'—

0,6

0.5

4 бит 8 бит 16 бит 32 бит 64 бит (а)

♦---♦------♦

Вариант 1

4 бит 8 бит 16 бит 32 бит 64 бит

1

0,9 0,8 0,7 0,6 0,5

4 бит 8 бит 16 бит 32 бит 64 бот (в)

4 бит 8 бит 16 бит 32 бит 64 бит (Г)

Рис. 4. Нормированные значения параметров вариантов декодеров Хсяо в зависимости от размера информационного слова: а) задержки прохождения сигналов по технологии 0,18 мкм; б) площади декодеров по технологии 0,18 мкм; в) задержки прохождения сигналов по технологии 65 нм; г) площади декодеров по технологии 65 нм

По результатам исследования и анализа поведенческих моделей декодеров по проектным нормам объемный КМОП 0,18 мкм и 65 нм сделан вывод о том, что использование в укороченной схемы коррекции, симметрично-упрощенной схемы вычисления вектора ошибки и схемы формирования сигналов ошибки без использования вектора ошибки (вариант 5 декодера) позволяет снизить в декодерах Хсяо по проектной норме 0,18 мкм КМОП

задержку прохождения сигналов на 13-18% и аппаратурные затраты па 2136% для информационных слов размером 4-64 бит. Для декодеров Хсяо по проектной норме 65 нм снижение задержек прохождения сигналов — на 1319%, а аппаратурных затрат - на 21-37%.

Предложенные схемотехнические решения могут применяться для повышения сбоеустойчивости как статических, так и динамических ОЗУ.

По результатам сравнительного анализа кодер-декодеров, применяемых для повышения сбоеустойчивости ОЗУ, и схемотехнического анализа кодер-декодеров Хсяо разработаны кодер-декодеры для повышения сбоеустойчивости ОЗУ КЭШ-памяти данных и тегов второго уровня микропроцессоров 1890ВМ6Я, выполненного по проектно-технологическим нормам объемный КМОП 0,18 мкм, и 1890ВМ8Я, выполненного по проектно-технологическим нормам объемный КМОП 65 нм. Разработанные кодер-декодеры Хсяо (28, 18) и (72, 64) заменили собой кодер-декодеры модифицированного кода Хэмминга (72,64), в результате чего длины критических путей сократились на 10%, и суммарная площадь, занимаемая кодер-декодерами на кристалле, снизилась на 35%, несмотря на связанное с изменением архитектуры КЭШ-памяти увеличение количества кодер-декодеров с 8 до 14 за счет уменьшения площади и задержек прохождения сигналов разработанных кодер-декодеров относительно использовавшихся ранее.

3. ОЗУ с кодер-декодерами, исправляющими двукратные смежные ошпбкн

Кодер-декодеры линейного блочного SEC-DED (single-error-correction-double-error-detection) кода, применяемые для повышения сбоеустойчивости ОЗУ, могут использоваться для обнаружения части ошибок кратности больше двух. Проверочная матрица кода таких декодеров должна быть преобразована для исправления двукратных смежных ошибок. Для этого столбцы проверочной матрицы переставляются так, чтобы суммарные синдромы ошибок в любых двух смежных битах не совпадали друг с другом. В результате получается SEC-DAEC (double-adjacent-error-correction) код, не являющийся при этом DED кодом, так как для части двукратных несмежных ошибок вместо детектирования происходит ошибочное исправление двукратной смежной, синдром которой совпадает с синдромом двукратной несмежной. Поэтому одним из основных критериев кодер-декодеров SEC-DAEC кодов является критерий помехоустойчивости, выражающийся в ошибочной коррекции несмежных двукратных ошибок в процессе обработки данных из ОЗУ. Чем это значение меньше, тем более помехоустойчивым является кодер-декодер.

Получение проверочных матриц вЕС-ЭЛЕС кодов путем оптимизации проверочных матриц кодов Хеяо осуществляется с помощью эвристических алгоритмов разной степени сложности. ЗЕС-ОАЕС коды Дутта получены с помощью псевдо-жадного эвристического алгоритма. вРХ-ОАЕС коды Ричтера получены с помощью случайного итеративного эвристического алгоритма с наибольшей вероятностью детектирования трехкратных ошибок. Полный перебор всех возможных вариантов проверочной матрицы, количество которых около 1016, технически сложно реализуем, а коды Дутта и Ричтера получены с применением алгоритмов неполного перебора. Поэтому с целью получения проверочных матриц вЕС-ПАЕС кодов, исправляющих большее количество двукратных смежных ошибок, для 32- и 64-разрядных информационных слов проверочные матрицы кода Хеяо были оптимизированы с применением более сложного эвристического алгоритма -генетического.

(39,32): Максимальное количество единиц в строке проверочной матрицы

г . . ■ -■! (72,64): Максимальное

количество единиц в строке проверочной матрицы

- -К- (39, 32): Вероятность ошибочной коррекции двукратных ошибок, %

—-л— (72, 64): Вероятность ошибочной коррекции двукратных ошибок, %

Рис. 5. Сравнительные характеристики кодер-декодеров вЕС-ОАЕС кодов для 32- и 64-разрядных информационных слов

Проведен сравнительный анализ кодер-декодеров на основе проверочных вЕС-БЛЕС кодов. Анализ проводился по двум критериям: быстродействие, характеризуемое максимальным количеством единиц в строке проверочной матрицы и исправляющая способность, характеризуемая вероятностью ошибочной коррекции двукратных ошибок (чем меньше вероятность ошибочной коррекции, тем выше исправляющая способность). При этом аппаратурная избыточность, необходимая для реализации каждого из кодер-декодеров, характеризуется (в наибольшей степени) количеством проверочных битов, что позволяет сравнивать идентичность кодер-декодеров по этому критерию.

Сравнительные характеристики кодер-декодеров кодов Дутта, Ричтера и кода, оптимизированного с помощью генетического алгоритма, для 32- и 64-разрядных информационных слов представлены на рис. 5.

На основании анализа полученных характеристик сделан вывод о том, что кодер-декодеры 8ЕС-ПАЕС кодов, полученных путем оптимизации с применением генетических алгоритмов, позволяют обнаруживать двукратных несмежных ошибок до 20% больше, чем кодер-декодеры кодов, полученных путем оптимизации с применением эвристических алгоритмов неполного перебора.

4. Повышение устойчивости подсистемы динамической памяти микропроцессора к временному функциональному отказу одной из СБИС ДОЗУ

Метод СЫркШ-кодирования применяется для минимизации отказов отдельных микросхем динамической ОЗУ (ДОЗУ) и многократных ошибок в подсистеме динамической памяти микропроцессорной системы. Особенностью СЫркШ-кодирования является необходимость использования большого количества микросхем (равного количеству информационных и проверочных битов) вследствие применения 8ЕС-ОЕБ кодер-декодеров, исправляющих однократные и обнаруживающих двукратные ошибки. В разрабатываемых высокопроизводительных микропроцессорных системах с проектными нормами 0,18 мкм - 65 нм используются подсистемы динамической памяти с разрядностью информационного слова 32-64 бит. но не используются конфигурации, содержащие более 20 отдельных микросхем ДОЗУ. Поэтому использование СЫркШ-кодирования с ЭЕС-ОЕВ кодер-декодерами для минимизации отказов отдельных микросхем ДОЗУ невозможно.

Для снижения количества СБИС динамических ОЗУ (ДОЗУ) возможно использовать следующие методы построения кодирующих устройств:

1. СЫркШ-кодирование с ЯЕС-ЭАЕС кодер-декодером, исправляющим двукратные смежные ошибки, но не позволяющим обнаруживать все двукратные несмежные ошибки.

2. СЫркШ-кодирование с ЯЕС-БЕП-ВАНС кодер-декодером, исправляющим двукратные смежные ошибки и обнаруживающим все двукратные смежные ошибки.

3. СЫркШ-кодирование с кодер-декодерами, исправляющими пакетные ошибки. А именно: Э2ЕС (5^1е-2-Ьк-еггог-соггес1:юп), 84ЕС-ПЕО (йт§1е-4-ЬЦ-еггог-соггесИоп с)оиЫе-еггог-с!е1ес1юп) или 84ЕС-(84+8)ЕО (5тц]е-4-Ьк-еггог-соггейюп 81^!е-5-егтог-с1е1ес(:юп) кодер-декодеры.

4. Декодер с 8ЬЕ11 (8^1е-Ьу1е-еггог-геран) кодированием, позволяющий при временном отказе одной из СБИС ДОЗУ и отсутствии ошибок в

остальных СБИС ДОЗУ восстановить и перезаписать данные, ранее хранящиеся в отказавшей ДОЗУ.

Результаты сравнения вариантов декодеров, принципиально применимых для повышения сбоеустойчивости подсистемы динамической памяти с 64-битным информационным словом к временному функциональному отказу одной из СБИС ДОЗУ представлены в табл. 2.

Таблица 2. Характеристики декодеров, используемых для повышения стойкости ДОЗУ к

кратным ошибкам данных и временному отказу микросхемы

Вид декодера 1 2 3 4 5 6

Количество СБИС 72 36 38 19 19 9

Пакетное чтение и запись Да Да Да Да Да Нет

Обнаружение всех двукратных ошибок Да Нет Да Да Да Да

Стойкость к многократным сбоям Да Да Да Да Да Нет

В табл. 2 использованы следующие обозначения видов декодеров: 1 -

БЕС-ОЕО (84+8)ЕО

400 350 300 250 200 150 100 50 0

2 - ЭЕС-ОАЕС; 3 - 8ЕС-ГУСО-ОАЕС; №4 - 84ЕС-ОШ, 5 - 84КС-6 - вЬЕИ..

,0—

&

в-'

____

4

3,5 3

2,5 2

1,5 1

0,5 0

1 Площадь кодер-декодера, тыс. мкм. кв

--■О--- Задержка

прохождения сигналов в декодере, не

-Я*

фл v „ - - ,

у

Рис. 6. Сравнительные характеристики кодер-декодеров для 64-разрядного информационного на основе метода СЫркШ-кодирования

Кодер-декодеры пакетных кодов обычно занимают большую площадь на кристалле и имею большую задержку прохождения сигналов. Для сравнительной оценки параметров таких кодер-декодеров разработаны их поведенческие модели, включая кодер-декодеры, применимые для СЫркШ-кодирования как замена БЕС-ОЕО кодер-декодеров. На основе

моделирования кодер-декодеров в САПР Cadence Encounter по проектным нормам 0,18 мкм объемный КМОП и результатов их анализа получены сравнительные характеристики, которые представлены на рис. 6.

При анализе полагалось, что время кодирования пропорционально максимальному количеству битов в строке проверочной матрицы. Для данных кодер-декодеров время кодирования различается не более, чем на 20%.

По результатам сравнения характеристик и результатов моделирования можно сделать следующие выводы:

1. Лучшим кодер-декодером для защиты динамических ОЗУ (ДОЗУ) от сбоев по критериям минимальной аппаратурной избыточности, количества СБИС ДОЗУ и быстродействия (на уровне кодер-декодеров Хсяо) при отсутствии многократных сбоев является кодер-декодер, использующий код с восстановлением байта.

2. Лучшим кодер-декодером для защиты ДОЗУ от сбоев по критерию количества СБИС ДОЗУ является кодер-декодер Chipkill с кодом, исправляющим пакетные ошибки кратности четыре. Он также является лучшим по критерию сбоеустойчивости (на уровне значительно более сбоеустойчивых, чем коды Хэмминга, БЧХ-кодов), если не учитывать большие аппаратурные затраты и задержки прохождения сигналов в кодер-декодере, что может оказать влияние на общую надежность ДОЗУ с этим кодер-декодером. .

Результаты сравнительного анализа использованы для повышения сбоеустойчивости подсистемы динамической памяти микропроцессоров 1890ВМ8Я и 1890ВМ9Я, выполненных по проектио-технологическим нормам объемный КМОП 65 нм.

5. Снижение числа служебных запросов в сбоеустойчивых ДОЗУ с функцией перезаппси данных

Способ периодической перезаписи данных используется для борьбы с накоплением ошибок в массиве ячеек ОЗУ. Также способ совмещения операций периодической перезаписи данных с операциями регенерации данных используется в динамической памяти микропроцессорных систем. Недостатком этого способа является значительная длительность служебных запросов в подсистеме динамической памяти, возникающих при его использовании. В результате более 10% времени работы подсистем динамической памяти с интерфейсами DDR2 и DDR3 тратится на обработку служебных запросов с наивысшим приоритетом. Это снижает производительность подсистемы динамической памяти в связи меньшим количеством времени, выделяемым для обработки запросов от устройств

микропроцессорной системы, которые связаны непосредственно с исполняемой микропроцессорной системой программой.

Операция перезаписи данных состоит из трех этапов: чтение данных, обнаружение и при необходимости исправление ошибок, при необходимости обратная запись в ДОЗУ. Операция перезаписи осуществляется устройством регенерации и защиты от сбоев. Подача запроса на чтение и обратную запись в контроллер ДОЗУ с наивысшим приоритетом является одной из особенностей устройства регенерации и защиты от сбоев. В связи с конвейеризацией запросов в контроллере ДОЗУ даже в случае отсутствия ошибки и отмены обратной записи, командная шина ДОЗУ недоступна для других устройств микропроцессорной системы. Это связано с тем, что при подаче запросов на чтение и последующую обратную запись с наивысшим приоритетом контроллер ожидает исполнения команды чтения и декодирования данных.

Рис. 7. Алгоритм работы устройства регенерации и защиты от сбоев

С целью снижения количества служебных запросов с наивысшим приоритетом в контроллере динамической памяти микропроцессора алгоритм

работы и функциональная схема устройства регенерации и защиты от сбоев

были модифицированы следующим образом (см. рис. 7):

1. При подаче запроса с наивысшим приоритетом на чтение данных из ДОЗУ запрос на обратную запись подается с наинизшим приоритетом, что в случае наличия запросов от прочих устройств приводит к освобождению шины ДОЗУ сразу после подачи команды на чтение.

2. Запись производится с наивысшим приоритетом в том случае, когда ошибка обнаружена и исправлена, но данные не записаны обратно до следующей операции перезаписи.

3. В устройство регенерации и защиты от сбоев добавлен буфер для хранения данных в течение ожидания обратной записи.

4. В устройство регенерации и защиты от сбоев добавлена схема прослушивания адреса, снимающая запрос на обратную запись в случае, если по адресу, ожидающему записи, произведена запись от постороннего устройства.

12 10 8 6 А

DDR

DDR2

DDR3-800 DDR3-1600

0 Регенерация без перезаписи данных, %

□ Перезапись данных, совмещенная с регенерацией, %

□ Модифицированная перезапись данных, совмещенная с регенерацией, %

Рис. 8. Относительная длительность интервалов в ДОЗУ, занимаемая служебными запросами с наивысшим приоритетом, в зависимости от метода перезаписи данных

На основе предложенного алгоритма разработана поведенческая модель модифицированного устройства регенерации и защиты от сбоев для подсистемы динамической памяти микропроцессорной системы и проведено поведенческое моделирование микропроцессора с подсистемами динамической памяти четырех типов: DDR, DDR2, DDR3-800 и DDR3-1600.

Результаты моделирования приведены на рис. 8. Для трех режимов работы ДОЗУ длительность запросов с наивысшим приоритетом указана в процентах относительно всей длительности функционирования подсистемы динамической памяти.

Использование модифицированного таким образом устройства регенерации и защиты от сбоев при перезаписи данных в подсистеме

динамической памяти позволяет [¡а 35-40% снизить длительность служебных запросов с наивысшим приоритетом. За счет этого на 4% увеличивается время, доступное подсистеме динамической памяти для обработки запросов от других устройств микропроцессорной системы, которые связаны непосредственно с исполняемой микропроцессорной системой программой.

Модифицированное устройство регенерации и защиты от сбоев используется для повышения надежности подсистемы динамической памяти микропроцессоров 1890ВМ8Я и 1890ВМ9Я выполненных по проектно-техно логическим нормам объемный КМОП 65 нм. Использование предложенного устройства регенерации и защиты от сбоев в подсистеме динамической памяти микропроцессоров привело к снижению времени, занимаемого служебными запросами с наивысшим приоритетом.

Заключение

Основной результат диссертации заключается в развитии методов и средств повышения помехоустойчивости субмикронных КМОП ОЗУ с помощью элементов кодирования и улучшение технических и эксплуатационных характеристик элементов помехоустойчивого кодирования.

Основные теоретические результаты диссертации:

1) Кодер-декодеры Хсяо имеют минимальную задержку прохождения сигналов и аппаратурные затраты среди кодер-декодеров, исправляющих однократные и обнаруживающих двукратные ошибки в субмикронных КМОП ОЗУ.

2) Обосновано, что при исключении исправления проверочных битов возможно уменьшение функциональных элементов декодера Хсяо, приводящее к снижению задержки прохождения сигналов до 19% и аппаратурных затрат до 37% для информационных слов размером до 64 бит по проектным нормам 65-180 нм КМОП.

3) Обосновано, что кодер-декодеры ЙЕС-ОАЕС кодов, полученных путем оптимизации с применением генетических алгоритмов, позволяют обнаруживать двукратные несмежные ошибки больше до 20%, чем кодер-декодеры кодов, полученных путем оптимизации с применением эвристических алгоритмов неполного перебора.

4) СЫркШ-кодирование с кодер-декодером, исправляющим пакетные ошибки кратности четыре, является лучшим методом для минимизации временных функциональных отказов в ДОЗУ при наличии многократных сбоев по критерию минимальной аппаратурной избыточности.

5) Предложен алгоритм модификации работы устройства регенерации и защиты от сбоев в подсистеме динамической памяти для снижения времени, занимаемого служебными запросами с наивысшим приоритетом.

Основной практический результат диссертации заключается в разработке

элементов помехоустойчивого кодирования для ОЗУ по проектным нормам

КНИ КМОП 0,25 мкм, объемный КМОП 0,18 мкм и 65 нм.

Частные практические результаты диссертации и их внедрение:

1) Разработан кодер-декодер Хсяо (39, 32) для ОЗУ 8К*39 с проектными нормами 0,25 мкм КМОП КНИ в рамках ОКР «Мангуст-БУ». Кодер-декодер Хсяо позволяет исправлять все однократные и детектировать все двукратные ошибки в кодовых словах.

2) Разработаны кодер-декодеры Хсяо (28, 18) и (72, 64) для повышения сбоеустойчивости ОЗУ КЭШ-памяти данных и тегов второго уровня микропроцессоров 1890ВМ6Я и 1890ВМ8Я. Кодер-декодеры заменили собой кодер-декодеры модифицированного кода Хэмминга (72,64), в результате чего длины критических путей сократились на 10%, а суммарная площадь, занимаемая кодер-декодерами на кристалле, снизилась на 35%, несмотря на связанное с изменением архитектуры КЭШ-памяти увеличение количества кодер-декодеров с 8 до 14.

3) Модифицированное устройство регенерации и защиты от сбоев подсистемы динамической памяти использовано в микропроцессорах 1890ВМ8Я и 1890ВМ9Я, что снизило количество служебных запросов с наивысшим приоритетом и позволило увеличить время для обработки запросов других устройств микропроцессорной системы.

Работы автора по теме диссертации

1. Краснюк A.A., Петров К.А. Особенности применения помехоустойчивого кодирования в суб-100 нм микросхемах памяти для космических систем // Микроэлектроника, 2012. Т. 41. №4. - С. 450-456.

2. Петров К.А. Помехоустойчивое кодирование для субмикронных динамических ОЗУ // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012. Сб. трудов - М.: ИППМ РАН, 2012. - С. 419-422.

3. Петров К.А. Повышение быстродействия и снижение аппаратурных затрат в декодерах Хсяо // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сб. трудов - М.: ИППМ РАН, 2014. - С. 37-40.

4. A. Krasnyuk and К. A. Petrov, Application Features of the Error Correction Coding in Sub-100-nm Memory Microcircuits for Cosmic Systems // Russian Microelectronics, 2013, Vol. 42, No. 1, pp. 53-58.

5. Красшок A.A., Петров К.А. Особенности применения методов помехоустойчивого кодирования в суб-100-нм микросхемах памяти для космических систем // Проблемы разработки перспективных микро- и

наноэлектронных систем - 2012. Сб. трудов - М.: ИППМ РАН, 2012. - С. 638-641.

6. Петров К. А. Помехоустойчивое кодирование в системах динамической памяти с технологией Chipkill // Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: НИЯУ МИФИ, 2011. - С. 206-212.

7. Аряшев С.И., Корниленко A.B., Николина Н.В.. Петров К.А. Повышение сбоеустойчивости и быстродействия подсистемы внешней динамической памяти микропроцессорной системы П Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: НИЯУ МИФИ, 2012. - С. 173178.

8. Краснюк А. А., Петров К. А. Аппаратная коррекция кратных ошибок СБИС микропроцессоров // Электроника, микро- и наноэлектроника. Сб. научн. трудов. -М.: НИЯУ МИФИ, 2009. - С. 37-44.

9. Петров К.А., Ткаченко Е. В. Помехоустойчивое кодирование в кэш-памяти второго уровня микропроцессора // Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: НИЯУ МИФИ, 2012. - С. 166168.

Ю.Петров К. А. Помехоустойчивое кодирование в системах динамической памяти с технологией Chipkill // Электроника, микро- и наноэлектроника. Сб. научн. трудов. -М.: НИЯУ МИФИ, 2011. - С. 206-212.

11. Краснюк A.A., Петров К.А. Особенности применения технологии Chipkill в суб-100нм ЭКБ космических систем // Электронная компонентная база космических систем. Материалы X научно-технической конференции. Том 10. - Москва 2011. - С. 72-77.

12. Петров К.А. Упрощенная схема вычисления вектора ошибки в декодерах Хсяо И Электроника, микро- и наноэлектроника. Сб. научн. трудов. — М.: НИЯУ МИФИ, 2013. - С. 221-223.

13.Пат. 2477880, МПК 15/00 G06F 11/406 Gl 1С 1328 G06F. Способ регенерации и защиты от сбоев динамической памяти и устройство для его осуществления / Аряшев С.И., Бобков С.Г., Корниленко A.B., Петров К.А. - Опубл. 20.03.2011. -Бюл. №8. - 9 С.

Подписано в печать:

14.01.2015

Заказ № 10477 Тираж - 100 экз. Печать трафаретная. Типография «11-й ФОРМАТ» ИНН 7726330900 115230, Москва, Варшавское ш., 36 (499) 788-78-56 www.autoreferat.ru