автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Разрядно-параллельные процессоры цифровой обработки сигналов

за

ЛЕПГОПТАЛСКП ОРЛЕЬА ЛЕКША И ОРЛЕПА ОКТЯБГЬСКО:! РЕВОЛЩЗД ЭЛЕКГРОТЕИШЧЕСМ11 ИНСТИТУТ игени В.II.УЛЬЯГРВА (ЛИША)

Па пратзах рукописи

Петухова Наталья Влади?,кровна

РАЗШКО-ПАРАЛЛЕЯЬНЖ ПРОЦЕССОР! ТЦ^РОВОЧ ОБРАБОТКИ СИГНАЛОВ

Специальность: С5.13.С6 - Элементы и уст-вычислительной техники и систем у—

АВТОРЕФЕРАТ

дксеергашш на соискание ученой степени кандидата технических наук

Саыя-Пствр^утг -

Работа выполнена в Ленинградском ордена Лепта и ордена Октябрьской Революции ллектротехническом институте шени В.И.Ульянова (Ленина).

Научнил пукоьонгтель -доктор технических наук Кокасв О.Г.

Официальное'оппоненты: доктор техничёских наук профессор Яковлев В.В. кандидат технических наук лодент Матвеев Ю.К.

Ведущая организация -Акционерное обшретво "Научннс приборы" гТ-ир.-а "Аналитические прибор)"

Защита диссертации'состоится " г.

в '/ часов на заседании специализированного совета К 063.36.04 ."епикградского ордена Ленина и ордена Октябрьской Революции электротехнического института имени 3.!'.Ульянова (Ленина) по адресу: 19?376; Саикт-Пстербупг, ул. Про^. Попова, 5.

С диссертацией итно ознакогиться п библиотека института.

Автореферат разослан

Ученый секретарь специализированного совета

Юрков Ю.В.

оглал харажрлстжа ракоты

Актуальность проблем». Проблема ;:о.чш:ш г.роязподлтз шюст" ЭЗМ является одной из центральных задач развития средств вычислительной техники. Полек рошенп.": это!: проблемы идет а направлении развитая ираюшов параллельно" обгло'отк."! мфрглации, в том числе, построения структур спедароцессоров.

Обработка сигналов а резальном мэсштзбе примени требует привлечения методов и средств параллельной обработки информации. Практическая реализация параллельных шгчяслвии!: сняяана со значительными аппаратурными затратами, 'Лспользованпе разрядно-ларзллол.ышх пр.Ш!ШПов обработки информации позволяет ¡шИтн разумный компромисс мезду скоростью обработки информации и аппаратурными затратами. Под разрадио-параллельно;-: обработкой инаоргации понижается тачая обработка массивов чисел, при которой в качестве аргументов операций выступают на сами числа, а их разрядные срезы.

Применительно к цифровой обработке сигналов раз рядно-параллельные методы практически ке разработаны, чем и объясняется необходимость проведения исследований и разработки высокопроизводительного разрядно-лараллельного процессора ци-оровоП обработки сигналов.

Актуальность задачи построения таких процзссоров подкрепляется многими практическими при до те пиямн: радиолокация, геофизика, сеИсмограТяя, обработка изображении, фильтрация и многими другими.

Целью диссертационного исследования является совершенствование алгоритмических и структурных способов повиязния производительности раэрядпо-параллзльных вычислений и построение на их основе разрядно-пасах'кзльного процессора цифровой обработки сигналов.

3 соотзетствт:! с поставленной целью основные задачи работы определяются следующим образом:

- развитие ко-года разрядчо-парзллельных вычислений для цифровой обработки сигналов;

- разработка алгоритмических основ построения разрядно-паряллельннх процессоров цифровой обработки сигналов;

- разработка раирядно-паралле..шноИ структуры прямого и обратного спектрального арзобряэования сигналов а базисе Уолша;

- разработка структуры рялрядно-пэрпл.талыюго шюпессора '!!<''!■! обработка сигиалоя (ЦОС) в ссзо;:упносга с устройством ущаьлоиля, память о :! ::пт;р:о::сом, обоспечввзкдаш :?';а;::.!элз::от-

^•ТА'ЗЛ

.;С'рТ*ЦИЙ

вив процессора с другими устройствами вычислительной системы;

- оценка эффективности разработанных структур.

П ро дме то м и с слч., (О ва и ия являются аппаратные способы повышения производительности, однородности а регулярности разрядно-параллелышх процэссоров ЦОС. _ ..

Методы исследования опираются на использование основных положений теории алгоритмов,'математического анализа, теории, ортогональных рядоэ и алгебры логики.

Научная новизна .заключается в разработке алгоритмических и структурных основ организации процессоров разрядно-параллельных вычислении в цифровой обработка сигналов.

На защиту выносятся следуидие научные результаты:

1. Способ приведения алгоритмов-прямого и обратного спектрального преобразования Уолта к разрядко-параллельнш.; вычислениям.

2. Структура разрндно-параллельного устройства прямого и обратного спектрального преобразования сигналов в базисе Уолша.

3. Структура разрядно-параллзльного процессора ЦОС в совокупности с устройством управления, памятью и интерфейсом, обеспечивавшими взаимодействие процессора с другим! устройствами вычислительной сисге./и.

Практическую ценность работы представляют:

1. Структура разрядно-параллельного устройства прямого и обратного спектрального преобразования сигналов в базисе Уолша.

2. Структуры вычислительного ядро раурлдно-параллольного про цессора ЦОС для выполнения Ы - аркых шолитвльно-сум/друщих операций, -вычисления одномерной и двумерной сверток..

3. Структура разрядно-параллельного процессора ЦОС в совокуг ности с устройством управления, .памятью, интерфейсом, 'обеспечива-

. ющими встраивание такого процессора в вычислительную спетому реального времени. •

Внедрение результатов работы. Получение в диссертационной работе теоретические и практические результаты использовались пр проведении научно-исследовательских работ на кафедро ЗТ Л ЭТИ им. В.И.Ульянова ..(Ленина) !Ь 3546/ВТ-133, >;• 4739/ВТ-180. .

Апгобацид работы. Основные положения диссертационной работа Докладывались и обсуждались на научно-технических конференциях профессорско-преподавательского состава ДУТИ им. В.И.Ульянова (Ленина), Ленинград, 1989-1990 гг.

Публикации. По теме, диссертации опубликовано б печатных ра-

бот, получено 1 авторское свидетельство.

Структура и объем работы. Габота содержит введение, четыре раздела, заключение и список литературы, выточаютий 100 найме -нований, Основная часть работы изложена на 115 страницах машинописного текста. Работа содержит 26 рисунков, 7 таблиц.

КРАТКОЕ CQTEPFAIfflE РАБОТЫ

По введении показана актуальность темы диссертационной работы, сформулированы цель работы и основные задачи исследования.

В первом разделе исследуются возможности применения'разряд-но-параллельных вычислений в цифровой' обработке сигналов. Цифровая обработка сигналов для всех областей применения имеет общие особенности, а именно:

- большой объем вычислений;

- работа в реальном масштабе времени;

- обработка оцифрованных данных;

- гибкость системы ЦОС.

Исходя из этих особенностей, главные требования к процессорам ЦОС (Формулируются следующим образом:

- быстрое выполнение арифметических операций;

- Еысокая производительность при реализации алгоритмов ЦОС в реальном времени.

Для выполнения этих требований при разработке процессора ЦОС необходимо:

- совмегаать во времени Еыборку и исполнение команд;

- широко использовать конвейерные режимы работы;

- иметь специализированное устройство умножения, существенно повншащее производительность процессора;

- применять специальные команды для ЦОС;

- иметь короткий командный цикл.

Как показывает анализ, многие из алгоритмов ЦОС сводятся к двум базовым преобразованиям: дискретному преобразованию Фурье и свертке. Методы их вычисления, в своя очередь, сводятся к чередованию операций трех типов:

- суммирование;

- умножение;

- зачисление сумм произведений.

К настоящему Бремени п области ^зрядно-параллельнь'Х Екчпсле-шш рязрьботано несколько танов високсицюизводительных арифметических устройств, которое мо:,шо классифицировать по следующим признакам:

- характер обработки изрядного среза,

- слособ обработки переноса,

- число циклов обработки разрядного среза,

- слособ организации выборки значения функция,

- ;;ор?.:а ирздетозлонпя данных,

-способ структурно:', интерпретации разрядно-параллелыюго арифметического устройства,

- вид вшолняоь'кх операций,

- область применения.

На основании анализа, проведенного при разработке данной классификации и рассмотрения конкретных структур ра:?т.ядно-паралле.>:ъно-го суммирующего устройства (ШСУ) и разрпдно-параллелыюго умнозщ-теля (Р.1У). мошю ьццелить следующие осноунио особенности разрядно-параллельнкх арифметических устройств:

1. Бистрое выполнение операции па]ялл'ольного суммировании, основанного на реализации принципов вертикальной обработки данных.

2. Элективный способ уМНОЖЭИИЯ, суть' кото, с;гс. г.5.::.'пэчаэтся в представлении транспонированной матрицы части.. ''роиггчдоы!!; совокупностью разрядных срезов.

3. Выполнение созу.о^ения но уровне разрядных преобразований.

4. Прииц!шиальн0-!:е0грсш1чсш1ун точность вкчислени!? из-за исключения промежуточно:', операции округления.

5. Совокупность раз^ядно-па^аллелышх структур, алгоритмов и способов, нсзволяэдпх реализовать высокопроизводительные арифметические устро^стна.

Таким образом, анализируя особенности разрядно-лараллельннх арифмотаческих устройств, с одной стороны, и основное принципы ЦОС, с другой стороны, можно выделить следующие возмо:кности применения разрядно-параллзлышх структур в ЦОС: .

- реализация алгоритмов ЦОС на основе "бистродействующих Н1СУ И РПУ; .

- достижение максимального параллелизма за счёт выполнения совмещения на уровне разрядных 'преобрароЕаниЕ и конвейеризации вычислонии;

- обработка достаточно больших объемов вычислений.

Основу разрядно-параллельного процессора II,ОС составляет вычислительное ядро, аппарэтно реализующее осмовнио функции процессора. Главные составлнюгдее вычислительного ядра разрядно-парал-лельного процессора ЦОС:

- Н1СУ,

- ШУ,

- разрядно-параллельное устройство тч!чис.чок^я одно'.юрноГ; и дну мерно 11 сверток,

- разрядно-параллельное устройство прямого и обратного преобразовании сягналоп в базисе Уолша.

Архитектура рязрядпо-паралле чьного процессора ЦОС относится к типу ОКВД - одиночнкЛ поток команд, г/локсствошогЛ поток данных.

Кроко вычислительного ядра, в состав разрядно-параллолыгого процессора ЦОС входят устройства управления и обмена с внешней магистралью, устройство управления внутренним интерфейсом и буферная память, учитывающие специфику разрядгю-гшраллольных впчислшшй.

Итогом первой главы являются следующие результат«:

- разработана классификация разрядно-пэралтелышх' арифметических устройств, позволившая свести воедино разрозненные ранее структурные решения в отношении разрядно-параллельных вычислений;

- определен состав вычислительного ядра разрядно-параллелько-го процессора ЦОС;

- разработана обобщенная структура разрядно-параллельного процессора ЦОС.

РтороН раздел посвящен рассмотрению алгоритмических основ построения разрядно-параллельного процессора ЦОС. Специфика раз-рядно-параллелыюго процессора ЦОС состоит в том, что алгоритмы его 'функционирования должны бить приведены к виду разрядно-парал-лолышх вычислении. Причем каздоо устройство вычислительного ядра имеет свои особенности.

Так, главном особенностью ШСУ является .Тор:»:нрочан;:а, учет и обработка ююгоразрядкого переноса. Операция разрядио-параллельно-го суммирования множества слагаем« представляет собой сушу элементов псох разрядных срезов мнокоства слагаемых с учотом переносов из разрядных срезов.

Результат оно рация суммирования и значение многоразрядного по1чноса с учетом переноса из чредыдуашх разрядных срезов равен:

,5; = г/0

У? = [(?/+ г/ 4-.. + ?/+... ;

■53= Ф.. В йЬ.. В ;

*5Л= ^е^Ф./.е^'ё.. *Ф я -/

Где ^ - с двоичный разряд ^ -го слагаемого;

/С - число разрядов максимального значения переноса, определяемое следующим равенством:

где У - количество слзгаемнх;

["...] - целая часть числа, нзибольиое целоо, не превосходящее заданного.

Алгоритм работа тазрядно-лараллелыюго суммируют го устройства состоит в следуз&'еу: в соответстьиа с тактовыми импульсами разрядные срсзм слагаема поочередно поступают в преобразователь двоичного кода в код количества единиц (ПДлЗ. ПДК определяет количество единиц в с -оь; разрядном срозе; если количество единиц является члслс.\- четким, то соответствуши!: разряд сумки равен нулю, если нечетным - то.резряд сушы равен единице. Параллельно с фэрмированаом разряда су.\".:к пропрлодпт .гормироважа кода переноса, который обрабатывается совместно со следук:з:м -зарядным срезом по приходу следувдего тактового импульса. Работа И!СУ продолтается до тех пор, пока ко будет обработан ,;ослодн"Е разрядный срез и все коды переноса.

Суть операции разрядно-параллельного уклонения заключается в предварительном транспонировании двоичной косоугольной матрицы-

3 )

частичных произведений, позволяющей представить со совокупностью разрядных срозоп. Яолучонню разрядное с/вяк частичных произведении иоочоррд1ю подаются на входы ШОУ, на выходе которого Тор— мпрустся ге^ультг-т операции уг,::ю';:ош:я.

Результат опораии:: умножения двух со:/.по ¡итожен *Л и , ' кродстовлема-х в дво::ч!:о\' подо п ;орме с Пяксиропанно;! запятой, равен:

л-7

где .7 =

и =

8 = 6),

/=/¡5 ас ' й£, ¿¿, {о,,}; у-/-; л-.^

£"/г определяет сукму зчачонп!; конъюн-ц::;! рззрлдоз сомноетто-лвй, ирвнаячо .кадях к -о.\:у разрядному срезу.

Спера1ля разрядпо-парзллз гыюго уинояшм заключается в фор-шгог-аиа:) ра:-рдгишх срезов частичш х ароигвадсняк, лолучзнгшх в результате сдвига г/.нота.юги на один разряд и ;альк0йгегду их суммирован;"') в Й1СУ.

Алгоритм рзбстн рэзрлдно-параллельного ушотитоля .V операндов аналогичен алгорэт.му ра.'оты умно хктеля двух сперандов, но в качество очередного соитг атолл :-истулает произведение предаду-"ИХ СОМ'О кителе/, цшчеи вычисления проводятся по принципу кок-гене ра.

Операция внчпелеы;; с-орт.си ¡реализуется на основании структур ГЛСУ и ГПУ. Задача одномерно!! свертки опродч.лнется ток: даны ядро г-ид-з сосл-)лоЕоавлыюстз песовкх коэЛ'ицпонтов (весов) ( • * ^ , их. ) и входная последовательность (-2?,, эсг}

требуется-вычислить выходную последовательность ( Уа, • • • > определяемую в виде:

Ус = Е ,

( 4 )

л

них

ДЛЯ

= У, N . Требуется вычислить элементы , Опреде.темие в виде:

результата справодлшш для любого целого поло:ш?олыюго /С Алгоритм вычисления свортки аналогичен алгоритму разрядно-парал-лольного умножения о тол лишь разницей, что сум.мщюзанно осунрст-вллатся а два уровня: на по ¡шок уровне просуммируются промекуточ-лыо результат:', .■.' пи птором - окончателын:о.

-к>рмулировка задачи двуыарной свертки: дани веса для

£ = 7Р< , так что А" - размер ядра, н входной массив дан-для

/г л /V А--'

С точки зрения ¡лгрядно-параллолыю!: интерпретации задача зичис-ления дьуыорно;: свертки сводится к тираянровани» структуры одномерно ¡! свертки н горизонтальной плоскости. '

Алгоритмы выполнения прямого и обратного преобразовании Уолша в классе ризрядно-параллолышх вычислении осуществляется в два этапа. Суть прямого преобразования заключается ъ разложении произвольного ци.Т'роного сигнала X , определенного на г.нтороа-ло а/ в ряд интигралшн доктор козЛ;'н;иэ;;то» (пзлоад-

нпя произвольного сигнала ЭС равен:

( с )

где Л а' - матрица йункцн'.; Уолиа;

- топлнцева ворлноугольная матрица, эгкмонты которой включая глаш:/и диагональ, ршш.! единице. На первом зтапе выполнения прямого преобразования вичисля-ются значения вектора 1С :

и = [и О), и (г),..., -гг Гл,>)] = ¿2-иг.

где

а-х =

а (»'-!) Л-лСл/)

( 7 )

( а )

В силу коммутативного закона сложения выражение (8) можно представить в еидо:

Q-X-

( 9 )

Формирование вектор:! И в разрядно-параллелыгой форме осуществляется в блоке формирования разрядных срезов по конвейерной схеме.

IIa втором этапе вычисления вектора вычисляется значе-

ние Ал/ " ^ ; прпчои работа изрядно-параллельного устройства зависит от значения коэффициента Уоша в матрице Л л/ . Если значение коэТфициента равно +1, то соответствующее значение разрядного среза цодэотся в поле РПСУ через преобразователя в прямом коде. ¡3 противном случае, разрядный срез подается в дополнительном коде.

Суть обратного преобразования Уолша заключается в восстановлении сигнала ¡ю спектральным коэффициентам . Обратное преобразование Уолша определяется следующим выеданием:

где Q, обратная тошицева матрица, равная:

jr = а

а

-j

/ -1 о ... О 0

0 1 . -/ ... о о

о о о • . . / -1

о о о . . . 0 i

(10)

(II)

Обратное преобразование Уолша выполняется в два этапа. Па первом этапе вычисляется значение вектора , ровного — причем, разрядный срез коэффициентов подается в ПДК, минуя

стадию конвейерного суммирования.

• На втором этапе вычисляются значения Л = <2 • 1С, Итогом второй главы являются:

- способ приведения алгоритмов прямого и обратного преобразования Уолша к разрядно-параллельним вычислениям; . •

- алгоритмы функционирования основных узлов вычислительного ядра процессора.-

Третий раздел лосвящен вопросам структурно;: интерпретации основных узлов разрядно-параллельпого процессора ЦОС, организации памяти и интерфейса процессора, синтезу устройства управления.

Идея построения разрядно-параллельиого процессора ЦОС сводится к идее создания настраиваемого вычислительного ядра; в зависимости от кода•операции происходит подключение необходимого устройства вычислительного ядра, аппаратно реализующего нужную пункцию.

Основные структуры вычислительного ядра:

1. И1СУ шестнадцати' 16-разрядных операндов;

2. Н1У двух а четырех 16-разрядных операндов;

3. Разрядно-параллалыюе устройство вычисления одномерно!; свертки с ядром 4 и двумерной свертки с ядром 4x4;

4. Разрядно-параллельное устройство выполнения прямого и обратного преобразований Уолша.

Все структуры вычислительного ядра построены по методу раз-рядно-параллэдышх вычислении, однородны по своему выполнению: их основу составляют блоки РНСУ и И1У. При разработке основных структур вычислительного ядра исследовалась возможность сокращения аппаратурных затрат введением пирамидальной обработки разрядных срезов. Построение пирамидальных структур И.1СУ дало выигрыа в аппаратурных затратах в 3,3 раза; для ГПУ четырех операндов выигрыш состазил 4,3 раза. Аналогично били реализованы и разрядпо-параллельные структуры вычисления сьорток: выигрыш по аппаратурным затратам составил 2,8 раза для одномерной свертки и 2,9 -для двумерной.

В качестве временной характеристики для опенки разработанных структур вычислительного ядра было выбрано количество тактов, необходимое для получения полного результата. Так, для структур Я1СУ эта величина определяется соотношением:

¿%7-г ( 12 )

где /г- - разрядность операндов;

/\/ - количество одновременно обрабатываемых операндов. Наксшлаяьнов число тактов, необходимое для умножения операндов, составит:

7> -/ , ( тз )

хт-э л/ - ч;:сло одновременно умно'касг операндов;

/72- - рпэр-:ДЛОС?а СО.МНОЖТеЛ'Л-.

Время вычисления свертки:

Т- 2л -/ (УС-/), ( 14 )

где /ъ - разрядность последовательностей входной я весовых коэффициентов.

Лр'м.эт В1Д1олнення прямого и обратного преобразований Уолша пропорционально времени обработки одного разрядного среза.

Графики временных и аппаратурных затрат Н1СУ и ГОУ приведены

Рис. I Рис. 2

При построунии разрядно-параллельного процессора ЦОС возникла необходимость синтеза устройства управления на жесткой логике в нолях дозгичения высоко,; производительности, оно выполняет следующие ;упк:сж;:

- обеспечивает в зависимости от кода операции подключение того :.'!.'. иного устройства вычислительного ядра процессора;

т выдает управляющие сигналы на выбранное устройство;

- подк.тачээт необходимые блоки буферной памяти данных;

- осуществляет общую синхронизацию работы всех узлов процессора.

Устройство управления позволяет выполнять одну и ту ж операцию над нескольким» информационными массивами без перенастрой-

ки процессора. Максимальный объем обрабатываемой информации составляет I ЛГ шестнадцатиразрядных слов. В этом случае устройство управления поочередно подключает 64 блока памяти.

При проектировании процессора ЦОС важное значение имеют вопросы организации памяти, т.к. использование общей памяти совместно с другими устройствами системы приводит к значительному снижению производительности процессора ЦОС. Одним из способов решения проблемы является введение кэш-пашти, представляющей собой высокоскоростной буфер между процессором и медленной основной памятью.

В разработанной структуре разрядно-параллелыюго процессора кэш-память представлена в виде совокупности буТорных ОЗУ, емкостью 16х16-разрядшх слов каждое. Таких буферов в процессоре 64, что позволяет организовать непрерывную обработку массива данных.

Кроме того, в процессоре предусмотрена организация памяти таким образом, что допускается одновременная обработка процессором информации, находящейся в одном БОЗУ и чтение или запись информации в другое БОЗУ.

Разрядно-параллельный процессор ЦОС имеет дза интергюйса: внутренний и внешний.

Внутренний интерфейс обеспечивает взаимодействие устройств вычислительного ядра процессора с буферами памяти, управляющими регистрами. Главная особенность внутреннего интерфейса - высокая скорость информационного обмена", определяемая потребностями устройств вычислительного ядра при решении конкретной задачи. Особенности организации паюти процессора позволяют исключить влияние внешних воздействий со стороны центрального процессора на обмен по внутреннему интерфейсу.

Внутренний интерфейс имеет три группы сигнальных ланий:

- шипы обмена информацией, такие, как шина адреса, шна данных, шина результата, шипа выбора буфера ОЗУ;

- шины сигналов управления, включающей в себя все управляющие сигналы, которые вырабатывает устройство управления, сигнала сброса, загрузки команды, шчалыюй установки, ро;.шма подключения;

- шнцы слукобпых сигналов, включающей сигналы готовности, переполнения, маски.

Поскольку 5Сиф::дно-пара;1.еЛ:.!1го приш-пн-: обработки информации обсспочнп.ют знсопуи с!,орость г-том:опвя оисо^тИ, ни один ::з су.;остЕую.д;:х интерфейсов не обеспечить .■3:.;.зн ин'ормаци-

ей, не привотячий к потете птокзвояительностк. таг.ж образом, требуется разработка специального ¿ксокосг.оростного интерфейса. 3 задачу габоти но входила разработка подобного пгар^ейса. Из практических ооо^тжений ftvi пы1шн кагкстральны!» параллельный интеоТейс, ш.тюлкенный в соответствии с ГОСТ 2R765.51-R6. Он выполняет толь Енеанего иктертейса тазтелко-пагаллельного процессора ЧОС. Какболео приемлемкг/ per.i'.r/ом является речим блочного об-I.ена, когда внешнее устройство в режиме прг:г-ого доступа заполняет буТелн БОБУ раз пядно-параллельного процессора. После чего, по команде от контрольного процессора происходит обработка кнфор-гацпк. Результаты випиателгй счпт.-.гиачтся либо cawLvH ялешнгои усттюРетва'.я, лгбо поресылачтся в них центральным кгоцессорог.

Итогом третьей глаы: является разработка структурной схемы газглл.о-параллельного процессора ДОС в совокупности с разработанным; устройством управления, буферами памяти п внутренним интерфейсом, обеспечивагмигл* взаимодействие процессора с другими устройствами систем.

В четветтгоу тазлеле рассматривается возможность реализации разрядпо-параллельного микпопроцессора ЦОС в виде полузаказной Р/С на основе ГМК.

На основании разработанной структуры разрядно-параллелького процессора ЧОС к библиотеки стандартных элементов, произведен ориентировочный расчет в ^»бжотечннх алеуентах основных узлов разряд но-параллельного процессора ЦОС.

Суммарные затраты, необходимые для построения микропроцессора ЧОС, работающего на о-снове разрядно-параллельных вычислений, тг.велены в та^.5.

Таблица 1

Объем Количество Название устройства аппаратурных библиотечных ___________________________зат ргт trqr^.«.)___з^ме н т ор^зл._)_

ТЛЯ' четырех 1G-разрядных опетиндЬв 5в ■ 161

ШСУ шестнадцати lR-раз-

рятннх опопантоЕ ■ 280 РС5

П1У гнтх 16-тазвядннх

операндов " "■• ■ 343 • ■ -900

Окончание табл.1

Объем Количество

Название устройства аппаратурных библиотечных

затрат (лог. эл.) элементов (б. эл.)

704 1Р20

1426 4017

576Я 15461

5220 14321

490 420

Приводятся оценки по быстродействии раз рядно-параллельных структур вычислительного ядра процессора в зависимости от элементной базы. Расчеты показали, что при реализации процессора на основе технологий, имевших малые значения задеткки распространения сигнала, таких, как ТЛИ, ЭСЛ быстродействие процессора определяется десятками наносекунд для ари^метичевких операций типа сложения и умножения.

ССК05НЧН РЕРУЛУГАТЫ РАГ0ТЫ

1.. Показана практическая целесообразность применения раэ-рядно-пароллельшлс вычислений в ЦОС и построения на их основе раз рядно-параллельных процессоров т;оС, сочетаниях в себе луч-кие характеристики параллельно-конвейерных вычислителей,.

2, Предложен способ приведения алгоритмов прямого и обратного спектрального преобразования сигналов в базисе Уолша к разрядво-параллельным вычислениям.

3. Разработаны алгоритмические основы построения разряд-но-параллельных процессоров ЦОС.

Н1У четырех 1 й-раз ряд- ' ных операндов

Раз рядно -п араллельно е устройство одномерной свертки с ядром 4

Раз рядно-параллельное устройство двумерной свертки с ядром 4x4

Раз рядно-параллельное устройство прямого и обратного преобразования Уолша

Устройства управления, обмена, прерываний

4. Разработана структура разютдно-параллелъного устройства выполнения пшгого и обратного преобразований Уолша.

5.- Выполнен синтез устройства управления разтядно-парал-лелвного процессора ЦОС.

6. В результате исследования вопросов организации памяти и интерфейса разрядно-параллельного процессора ЦОС предложены

' структуры кпш-памяти процессора и внутренний интерфейс процессора.

7. Разработана структурная схема разрядно-параллельннго процессора ЦОС.

8. Произведены оценки временных и аппаратурных затрат разработанных структур, разрядно-параллельного процессора, определены суммарные затраты на построение разрядно-параллельного микропроцессора ЦОС в базисе библиотечных элементов.

ПУГО1КАГСТИ ПО ТЕМЕ РАБОТУ

1. Кисленко B.C. .Кокаев О.Г. .Исмаилов Ш..-М.А. .Петухова Н.В. Ассоциативные вычислительные устройства. / Ленингр. злектротехн. ин—т. - jr., 19Я7. - 13 с.:ил. - Леп. в В'ЛШТМ 8.09.87, № 6575 -В87.

2. Кокаев О.Г., Кисленко B.C., Петухова Н.В. Разрядно-па-раллельнне конвейерные вычислительные устройства // Вычислительная техника в автоматизированных системах контроля и управления: Межвуз. сб. науч. тр.- - Пенза: Пенз. политехи, ин-т. - 1990. -Вып. 20. - С. 72-77.

3. Кокаев О.Г., Петухова Н.В. Разрядно-параллельнне вычисления функций Уолша // Проектирование, контроль и диагностика микропроцессорных систем: Архитектура, схемотехника и математическое обеспечение; Сб. науч. тр. - Ульяновск: УлПИ. - 1989. -С.92-97.

4.Расширение ^ункгшональных возможностей матричных умножителей / Н.В.Пзтухова, Ю.А.ТреялЬ, М.И.Альмассри и др. - Изв.¿ЭТИ: Сб. науч. тр. - Ленингр. злектротехн. ин-т им. В.М.Ульянова

Ленина -Л.:' 1990. - Вып. 423: Структура и математическое обеспечение специализированных комплексов. - С.22-27. • ■

5. Больная интегральная схема контррллера внешних устройств

/ А.Н.Каменков, В.И.Евсеев, С.Т.Хвощ, Н.В.Петухова // Проектирова-

нив функционально-ориентированных в;числительних систем. - Л.: ЛГУ. - 1990. - Организация вычислительных структур и процессов. Вып. II. - С. 145-152.

6. Петухова II.В. Разрядно-параллальные процессоры цифровой обработки сигналов /Ленингр. электротохн. лн-т. - Л., 1991. -21 с.:ил. - Деп. в ВИШШ,¿9.42.

7. А.с. К 1562909 СССР, МЖ4 <? С£ ^ 9/46. Устройство для.обработки приоритетов прорываний /Каменков 'А.II., лвощ С.Т., Блинков О.Е., Евсеев З.И., Петухова Н.Э. СССР - Г 4290573/24-24; Заявл. 27.07.87; Опубл. 07.05.90, Бш. 17.

Подл, к печ. 6.12.51, Зогг.-ат 60 841/16. Стойкая печать. Печ.л. 1,0; уч-изд.л. 1,0. Тира* 100 экз. • Зак.* Бесплатно.

Ротапринт ГЦ ОТ-сет" 191180, Санкт-Петербург, пат. ^гагбула, 13.