автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.12, диссертация на тему:Разработка методов и моделей для характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов

На правах рукописи

2 О АВГ ^оод

КАГРАМАНЯН ЭМИЛЬ РУДОЛЬФОВИЧ

003475239

РАЗРАБОТКА МЕТОДОВ И МОДЕЛЕЙ ДЛЯ ХАРАКТЕРИЗАЦИИ СЛОЖНО-ФУНКЦИОНАЛЬНЫХ БЛОКОВ КМОП СБИС С УЧЕТОМ ВАРИАЦИЙ ПАРАМЕТРОВ ТРАНЗИСТОРОВ

Специальность: 05.13.12 - системы автоматизации проектирования

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

Москва - 2009

003475239

Работа выполнена на кафедре ПКИМС Московского государственного инстит) электронной техники (технического университета).

Научный руководитель:

доктор технических наук Гаврилов Сергей Витальевич

Официальные оппоненты:

доктор технических наук, доцент Марченко Александр Михайлович

кандидат технических наук Герасимов Юрий Михайлович

Ведущая организация:

ОАО «Ангстрем-М»

Защита состоится « 24 » сентября 2009 года в 14 часов 30 минут на заседанш диссертационного совета Д.212.134.01 при Московском государственном институт« электронной техники (техническом университете) по адресу: 124498, Москва Зеленоград, проезд 4806, д. 5, МИЭТ.

С диссертацией можно ознакомиться в библиотеке Московского государственного института электронной техники (технического университета).

Автореферат разослан « 30 » июля 2009 г.

Соискатель

гх

Каграманян Э.Р.

Ученый секретарь диссертационного

совета Д.212.134.01,

доктор технических наук, доцент

Крупкина Т.Ю.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

\ктуальность темы.

3 течение последних десяти лет стремительные темпы развития технологии гральных схем (ИС) стали опережать прогнозы, сделанные на заре развития юэлектроники и выраженные в так называемом законе Мура. Несмотря на торые пессимистичные прогнозы конца 90-х годов прошлого века, согласно рым дальнейшее масштабирование КМОП-технологии станет невозможным при ижении размерами транзисторов предельного значения в 100 нм, ведущие эики-производители СБИС уже сегодня активно осваивают техпроцессы с 1ерами транзисторов 45 и 32 нм. Более того, согласно оценкам экспертов ITRS ¡rnational Technology Roadmap for Semiconductors), в ближайшие несколько лет щится массовое производство кристаллов КМОП СБИС с проектной нормой 22

Параллельно с проблемой технологической реализации проектов нанометровых 1С в последние годы усугубилась проблема обеспечения приемлемого аметрического выхода годных ИС. Причина этого заключается в следующем: при еходе на глубоко-субмикронные и нанометровые технологии такие факторы, как нации технологических и внешних параметров, а также эффекты деградации нзисторов, оказывают все более существенное влияние на работоспособность 1С. Причем, если технологические вариации непосредственно ухудшают аметрический выход годных схем при производстве, то внешние вариации и (екты деградации транзисторов могут существенно влиять на характеристики мы уже в процессе ее эксплуатации. Таким образом, для того чтобы точнее гнозировать быстродействие будущего кристалла СБИС и, тем самым, иметь можность повысить процент выхода годных, необходимо на ранних стадиях ектирования учитывать влияние вариаций параметров и эффектов деградации на менные характеристики схемы.

Непрерывное развитие методов и моделей для анализа быстродействия СБИС иодически отражается в новых версиях соответствующих программ делирования таких лидеров производства промышленных САПР СБИС, как opsys, Cadence, Mentor Graphics и некоторых других компаний. Это несомненно детельствует об актуальности данной проблемы. На сегодняшний день •чествуют методы и модели для характеризации стандартных библиотечных тилей и сложно-функциональных (СФ) блоков СБИС на схемотехническом вне. Однако при переходе на техпроцессы с нанометровыми размерами ментов, в силу увеличения размеров схем и количества варьируемых параметров, мотехнические методы характеризации, требующие многократного делирования схемы с учетом всех комбинаций входных и технологических аметров, становятся неэффективными с точки зрения временных и машинных 1ат. Следовательно, одной из ключевых задач является ускорение процесса актеризации за счет разработки новых методов и моделей для временного анализа стродействия сложно-функциональных блоков СБИС с учетом чувствительностей

временных параметров к вариациям параметров транзисторов. Для решения этс проблемы необходима модель, сочетающая логику работы схемы и ее структуру электрическими параметрами на транзисторном уровне. Подобная модель доляи позволить достичь существенного ускорения процесса анализа быстродействи Данная диссертационная работа посвящена решению этой проблемы.

Цель работы и задачи исследования. Целью диссертационной работы являете разработка методов и моделей для ускоренной характеризации сложнс функциональных блоков цифровых КМОП СБИС с учетом вариаций параметре транзисторов.

На основании исследования состояния проблемы для достижения поставленно цели в диссертационной работе решаются следующие задачи:

1. Разработка логико-временных моделей библиотечных элементов и сложнс функциональных блоков для ускорения процесса характеризации по сравнению существующим подходом, основанном на схемотехническом моделировании;

2. Разработка метода расчета чувствительностей временных параметров КМОП-схеи к вариациям параметров транзисторов;

3. Разработка методов и алгоритмов логико-временного анализа для характеризацш КМОП-схем с учетом вариаций параметров транзисторов;

4. Апробация предложенных методов с помощью численных экспериментов.

Методика проведения исследования разработанных моделей, методов I алгоритмов включает использование аппарата теории графов, теории электрически: цепей и дискретной математики.

Научная новизна результатов, представленных в диссертационной работе, заключается в следующем:

1. Разработана логико-временная модель сложно-функционального блока СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет перехода со схемотехнического на логико-временной уровень анализа.

2. Разработан метод характеризации чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов, основанный на предложенных формульных выражениях коэффициентов чувствительностей, который позволяет на этапе логико-временного анализа учитывать влияние изменений параметров транзисторов.

3. Разработан алгоритм поиска критических входных тестовых наборов для решения задачи характеризации сложно-функциональных блоков цифровых СБИС. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь существенного сокращения времени характеризации схемы.

Практическая ценность работы.

Результаты работы могут найти применение при проектировании широкого класса КМОП СБИС на этапе характеризации библиотек стандартных цифровых

-шей и сложно-функциональных блоков. Разработанные методы и алгоритмы т быть использованы в качестве дополнения к существующим маршрутам фикации цифровых КМОП СБИС в целях ускорения цикла проектирования. Реализация и внедрение результатов работы.

Проведен цикл исследований с помощью численных экспериментов. На основе ченных результатов разработан и апробирован маршрут проектирования кно-функциональных блоков цифровых КМОП СБИС с учетом вариаций шетров транзисторов. Разработанные методы и алгоритмы внедрены в ОАО гстрем-М» и ИППМ РАН, а также включены в учебный процесс МИЭТ в форме зно-методического пособия для лабораторного практикума.

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на 1ующих конференциях:

1) XIV Всероссийская межвузовская научно-техническая конференция студентов пирантов "Микроэлектроника и информатика" Москва, Зеленоград, 2007;

2) I Всероссийская межвузовская научно-практическая конференция туальные проблемы информатизации. Развитие информационной раструктуры, технологий и систем", Москва, Зеленоград, 2007;

3) XIII Международная открытая научная конференция "Современные проблемы орматизации в моделировании и социальных технологиях", Воронеж, 2008;

4) XIV Международная научно-техническая конференция студентов и ирантов "Радиоэлектроника, электротехника и энергетика", Москва, 2008;

5) III Московско-Баварская студенческая школа MB-JASS, Москва, Зеленоград, 8;

6) III Всероссийская научно-техническая конференция "Проблемы разработки спективных микроэлектронных систем", Москва, 2008.

7) I Окружная научно-техническая конференция молодых ученых и циалистов "Радиоэлектроника, электротехника и энергетика", Москва, еноград, 2009.

Публикации.

Основные результаты диссертационной работы опубликованы в виде двенадцати чных трудов, в числе которых три статьи в ведущих рецензируемых научных риалах, включенных Высшей аттестационной комиссией Министерства разования и науки Российской Федерации в список изданий, рекомендуемых для убликования основных научных результатов диссертации на соискание ученой пени кандидата наук. Структура и объем работы.

Диссертационная работа состоит из введения, пяти глав, заключения и списка пользуемой литературы из 84 наименований. Основной текст занимает 121 аницу машинописного текста.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы, определена цель диссертационн< работы, сформулирована постановка задачи диссертационного исследования основные положения работы, выносимые на защиту. Также приведены основнь сведения о результатах обладающих научной новизной, обосновано содержание гл; диссертации.

Первая глава посвящена исследованию методов анализа быстродействия СБИ с учетом вариаций и эффектов деградации транзисторов во времени. В целя обоснования и уточнения направления исследования, рассмотрено современнс состояние проблемы анализа быстродействия сложно-функциональных блоке КМОП СБИС с учетом вариаций параметров транзисторов. Анализ методов оценк быстродействия СБИС показывает, что программы схемотехническог моделирования являются эталонными с точки зрения точности результато относительно реальных значений параметров, измеренных на тест-кристаллах, качестве входной информации такие программы используют описание схемы н транзисторном уровне и задание на моделирование. Однако БРЮЕ-подобны программы, как правило, имеют кубическую сложность алгоритма от числ элементов схемы. Кроме того, для характеризации заказного СФ-блока требуете моделировать схему при всех комбинациях входных сигналов и варьируемы параметров. Это приводит к экспоненциальной зависимости числа прогонов от числ варьируемых параметров и количества входов схемы. Следовательно, дг характеризации сложно-функциональных блоков схемотехнические методь неэффективны с точки зрения временных и машинных затрат, то есть необходимы методы позволяющие ускорить процесс характеризации заказных блоков.

Более быстрым способом характеризации СФ-блока является статический временной анализ (СВА). Можно выделить следующие преимущества современных коммерческих программ СВА:

1) алгоритм СВА, как правило, имеет линейную сложность от размеров схемы, что позволяет за приемлемое время проводить анализ быстродействия СБИС, состоящих из десятков миллионов транзисторов;

2) СВА является консервативным методом оценки быстродействия: а именно, завышает оценку задержки длинных путей распространения сигнала в схеме и занижает задержку коротких путей. Это дает разработчику гарантию, что схема буде иметь как минимум то быстродействие, которое было определено в результате СВА;

3) в результате развития современные алгоритмы СВА позволяют учитывать ключевые факторы, определяющие быстродействие глубоко-субмикронных и нанометровых СБИС: влияние межсоединений, выявление ложных путей и т.д.;

4) промышленные программы СВА имеют удобный интерфейс, а входные и выходные форматы данных соответствуют общепринятым стандартам.

Два основных типа СВА - это детерминистический статический временной анализ (ДСВА) и статистический СВА (ССВА). Второй подход является наиболее адекватным методом учета глобальных и локальных вариаций параметров. Входными данными для статистического временного анализа служат результаты

ктеризации библиотек стандартных вентилей с учетом вариаций. Процесс ктеризации библиотеки при учете вариаций, например, десяти параметров (таких длина канала транзисторов, напряжение питания, температура, пороговое яжение, толщина слоя окисла и т.д.) занимает несколько месяцев даже при щьзовании ста современных процессоров. Следовательно, с точки зрения ового ускорения процесса анализа быстродействия СФ-блока такой подход не желаемого результата. Можно сделать вывод, что для ускорения процесса нсгеризации необходим переход со схемотехнического на более высокий уровень -ракции.

Кроме ускорения процесса характеризации при условии учета вариаций шетров транзисторов, второй задачей, рассматриваемой в рамках данной сертационной работы, является учет влияния деградации транзисторов во мени на изменения (вариации) их параметров.

С середины 2002 года в промышленных САПР СБИС стали появляться граммы анализа быстродействия, включающие в себя механизмы учета влияния радации транзисторов во времени на изменения их ключевых параметров. Как вило, эти программы работают на схемотехническом уровне, а включенный в них 1из влияния деградации основан на моделях деградации, которые получены редством экспериментов, приводящих к ускоренному "старению" кристалла. На . 1 представлен общий маршрут анализа быстродействия на схемотехническом вне с учетом деградации транзисторов во времени.

Анализ с учетом деградации \

/

/

I Генерация модели деградации

\

Ускоренный стресс

Т

Экстракция

модели деградации

Измерение параметров

после деградации

вРГСЕ-модель после деградации

V

Модели элементов без деградации^.

Моделирование без учета деградации

1

Модели срока службы

Расчет деградации элементов

т

Модели элементов

после деградации

Замена моделей элементов

после деградации

Моделирование с учетом деградации

Ч

Рис. 1. Общий маршрут анализа быстродействия схем с учетом деградации транзисторов

Необходимо отметить, что модель деградации в представленном маршруте, как авило, встроена в программу схемотехнического анализа, а технологические

коэффициенты этой модели поставляются разработчикам СБИС в виде отдельно файла. Соответствующие модели на логико-временном уровне отсутствуют.

Проведенные исследования позволяют сделать вывод о необходимое перехода от схемотехнического к логико-временному уровню анализа схем д; ускорения процесса характеризации СФ-блоков СБИС, а также создания моделей дг учета вариаций параметров транзисторов на логико-временном уровне абстракции.

Решению данных задач посвящена вторая глава. Методы анализа логики дг полностью заказных схем развиваются на протяжении последних двадцати л с Одним из основных направлений можно считать так называемые методы анализ переключательной логики. Признанным авторитетом в данном направлени исследований является профессор Рэндел Брайант из университета Карнеги Мэллоу (г. Питтсбург). Один из предложенных им методов анализа логики основан н использовании распространенного варианта представления цифровой схемы в вид BDD - диаграммы двоичных решений [Randal Е. Bryant, Symbolic Boolea Manipulation with Ordered Binary Decision Diagrams], Однако, хотя BDD довольн эффективна для анализа логических состояний, она не отражает структуру схемы н транзисторном уровне и, как следствие, не содержит полной информации для расчет задержек, емкостей узлов и проводимостей путей схемы. К тому же, для некоторы практических случаев, BDD имеет экспоненциальную зависимость сложности о размеров схемы, что при большом размере схемы делает ее использовани неэффективным.

Вторым исследованным подходом к анализу логики является представлени схемы в виде последовательно-параллельного направленного ациклического граф (SP-DAG-графа). В работах Р. Брайанта исследованы свойства подобных графов предложены методы анализа логики на их основе. Вершинами SP-DAG-граф являются выходы цифровой схемы, а корнями - ее входы. Последовательные параллельные соединения транзисторов представлены операциями И и ИЛИ.

SP-DAG-граф имеет однозначную схемную интерпретацию только в случае SP дерева. Однако при проектировании сложных заказных блоков часто используются элементы (например, КМОП-ключи), которые нарушают SP-струюуру. Кроме того, такая модель схемы не включает в себя механизмов для временного анализа с учетом вариаций, так как целью Р. Брайанта был только анализ логики схемы, причем только для SP-структур: он не ставил задачи учета ее электрических свойств.

Учитывая выявленные особенности и недостатки SP-DAG-графа, в рамках диссертационной работы предложена модификация SP-DAG-графа, позволяющая учитывать структуру схемы на транзисторном уровне. Предложенная графовая модель представляет схему как совокупность двух поддеревьев путей, которые соответствуют установке значений логических "1" и "О" на выходе. На рис. 2 приведен пример построения такой графовой модели КМОП-вентиля. Корни графа представляют собой затворы рМОП (обозначены *.v0) и пМОП (обозначены *.vl) транзисторов, подключенных к входам схемы. Знаком "+" отмечены параллельные соединения транзисторов, а знаком "*" - последовательные.

(а) (б)

Рис. 2. Пример КМОП-вентиля: принципиальная схема (а); графовая модель (б)

Графовая модель, построенная таким способом, не несет в себе достаточной ормации для однозначного воспроизведения структуры схемы. В сертационной работе этот недостаток предлагается устранить введением циального "списка резолюций" в процессе экстракции логики, который является ной отличительной особенностью предложенного подхода. На каждом шаге укции при построении графовой модели в данный список включаются все хполюсники, соединенные с исключенным узлом. Впоследствии этот список ользуется для анализа логических состояний внутренних узлов схемы, а также перерасчета емкостей.

Единичный шаг редукции может быть реализован двумя возможными собами:

1) удаление элемента и соединение двух узлов, к которым он был соединен;

2) удаление узла и преобразование всех элементов, соединенных к данному узлу.

Второй подход используется в так называемом методе гауссовского исключения го модификациях, таких как TICER [B.N. Sheehan, TICER: Realizable Reduction of tracted RC Circuits]. Алгоритм редуцирования схемы и формирования модели СФ-ка состоит из следующих основных шагов:

Шаг 1: Выбрать очередной узел <N> для гауссовского исключения;

Шаг 2: Провести процедуру исключения выбранного узла <N>: добавить ветви, последовательно соединяющие все пары двухполюсников, соединенных с узлом <N>;

Шаг 3: Пометить узел <N> и все соединенные к нему двухполюсники как исключенные;

Шаг 4: Повторить шаги 1-3 для всех не исключенных узлов кроме выхода.

На каждом шаге исключения из схемы удаляется очередной узел, и вместо ухполюсников, соединенных с ним, появляются новые, которые являются следовательными или параллельными комбинациями предыдущих. Аналогичное еобразование использовано в программе RC-редукции TICER. Обычно ссовское исключение подразумевает выборочное удаление узлов схемы и еобразование соединенных к удаленному узлу элементов в новые элементы на

основе аппроксимации передаточной функции методом Тейлора. Мето использованный в TICER, предусматривался для обработки массивов содержащ! только R и С элементы. В отличие от TICER в рамках данной диссертационнс работы этот метод применен к схеме СФ-блока на транзисторном уровне.

В итоге в отличие от моделей предложенных Р. Брайантом, графовая моде/ схемы, разработанная в рамках диссертационной работы, включает в себя полну] информацию о структуре произвольного (в том числе не последовательш параллельно структурированного) КМОП-блока на транзисторном уровне.

Следующая проблема состоит в определении задержек и их чувствительностей вариациям параметров транзисторов. В третьей главе для решения этой проблем предложен метод расчета чувствительностей временных параметров КМОП-схем вариациям параметров транзисторов.

Информация о структуре схемы, которая содержится в ее графовой модели, н достаточна для характеризации заказной схемы с учетом вариаций параметро транзисторов. Для характеризации СФ-блока с учетом вариаций необходим рассчитывать чувствительности временных параметров схемы к вариация параметров транзисторов.

Наиболее распространенным методом быстрой оценки быстродействия КМОП вентилей является подход на основе элморовской модели задержки [W.C. Elmore, Th Transient Response of Damped Linear Networks with Particular Regard to Wideban Amplifiers], В этом подходе задержка проводящего пути вентиля представлена в виде произведения его эквивалентного сопротивления и емкости выходного узла. Ниже приведен расчет на примере модели задержек переключения простейшего КМОП вентиля - инвертора.

При переключении выхода из "О" в "1", проводящим является рМОП транзистор, при обратном переключении - пМОП транзистор. Таким образом задержки соответствующих переключений рассчитываются как

Dr = RPC0UT; DF = R^COUT

Традиционное понимание элморовской задержки сводится к формулам расчет задержки на RC-дереве. Однако в случае заказного блока речь идет о сложной структуре, которая включает в себя SP-соединения и списки резолюций. Для реализации расчета задержек на такой структуре в рамках диссертационной работь решены следующие подзадачи:

- предложены эвристические формулы для задержек, сопротивлений и емкостей отдельных транзисторов с учетом вариаций порогового напряжения;

- предложены эвристические формулы расчета задержки для параллельных соединений транзисторов;

- предложены эвристические формулы расчета задержки для последовательных соединений транзисторов;

Для получения эвристик для отдельно взятых транзисторов проведен цикл экспериментов в программе HSPICE. Предложенный в диссертационной работе подход основан на использовании эквивалентной П-модели транзистора.

Для того чтобы получить формулы зависимости задержки от таких параметров ушна канала и ширина канала, пороговое напряжение МОП транзистора и т.д., в ертационной работе предложен следующий способ расчета компонентов модели:

Дл

> Оту - _ '^N'^N4 С)

И (V,

ы - соответственно длина и ширина канала транзистора, а К^ и лсЛг

и К,„ -

)фициенты, зависящие от технологии и определяемые посредством БРГСЕ-глирования.

Таким образом, ЯС-модель СФ-блока, построенная посредством замены зисторов на их эквивалентные П-модели, содержит в себе информацию о генных характеристиках схемы и может быть использована для логико-1енного анализа в целях характеризации. Пример такой модели для КМОП-схемы веден на рис. 3.

Нрс

■ЛЛАг

—\V\r-j—

Срд^" ^Срв* Срв^

—д-

Г

Яли

-ЛЛЛг

Iе

Сым

Г

Iе

(а) (б)

Рис. 3. Схема цифрового вентиля (а) и ее эквивалентная ЯС-модель (б)

Для того чтобы предложенная модель учитывала влияние вариаций параметров нзисторов, в диссертационной работе разработан метод расчета ствительностей к вариациям ключевых параметров МОП-транзистора (например, огового напряжения). Для расчета чувствительностей к пороговому напряжению изводится перерасчет сопротивления (проводимости) транзистора на основе дели тока транзистора в режиме насыщения. В результате преобразований учены следующие зависимости:

Др

К

gVTHP

>%р =

{урр

к

gVTHP

(2)

К,

щУТНЫ

'Ко-КшУ

=

(Урр-Кш)2

К

гУТНМ

где Кг1ТНР и Кг1Гт - коэффициенты, зависящие от технологии.

Зависимость сопротивления транзистора от порогового напряжения приводит изменению соответствующей задержки. Коэффициенты чувствительное рассчитаны путем дифференцирования выражений (2) по Утн:

дУл

К„

¥.НР\-УОО

)=> А§> = 8ро +

*ЛР ^вУгнр дКир

С целью анализа точности полученных формульных соотношений провед< цикл численных экспериментов на библиотечных вентилях в сре; схемотехнического моделирования Н8Р1СЕ. Максимальная погрешнос предложенной модели при оценке чувствительности задержки к Ут составила 3.5? что позволяет судить о приемлемой точности расчетов предложенным методом. Н основе численных экспериментов сделан вывод о возможности использовани линейной аппроксимации зависимости вариации задержки (АО) к вариация параметров транзисторов: например, при небольших (порядка 15%, что соответствуе статистическим данным) изменениях порогового напряжения (АУТИ), зависимост задержек КМОП-вентилей от изменения порогового напряжения практичесю линейны (рис. 4).

Рис. 4. Зависимость задержки КМОП-вентиля от порогового напряжения и ее линейная

аппроксимация

Так как основная задача заключается в разработке метода учет чувствительностей задержек к вариациям параметров транзисторов для СФ-блока который может включать в себя произвольную комбинации последовательных параллельных соединений транзисторов, в рамках численных экспериментов такж исследованы зависимости задержек в случаях с параллельными и последовательным соединениями. Показано, что в случае параллельного соединения (например, вентил И-НЕ при расчете задержки "О"—>"1"), вариация порогового напряжения данног транзистора влияет на задержку переключения выхода только по данному входу, а случае последовательного соединения (вентиль ИЛИ-НЕ, задержка "О"—>"1" задержка от данного входа до выхода зависит от вариаций пороговых напряжени" всех транзисторов проводящего пути (рис. 5).

Рис. 5. Зависимости задержек от порогового напряжения для (а) - вентиля И-НЕ, (б) -

вентиля ИЛИ-НЕ

На основе проведенных экспериментов рассчитаны коэффициенты зависимости 10Й из задержек вентилей от пороговых напряжений каждого из "активных" зисторов. Под "активным" следует понимать транзистор, который имеет влияние анную задержку. На рис. б приведен пример расчета коэффициентов для вентиля И-НЕ.

ГЮРЗ [ШИК.«»□•!»,! V«.

О 20 40 60 80 ДУтн(мВ)

Рис. 6. Расчет коэффициентов чувствительности в НвРЮЕ

Рассчитанные коэффициенты могут быть использованы при характеризации СФ-ка. Для задержки вентиля в диссертационной работе предложена следующая ель зависимости задержки от изменений пороговых напряжений всех активных нзисторов:

ал=£>0 + л:,дкга,+К2АУТН2 +...+К„АУТН„, где К1 „ - коэффициенты чувствительности задержки к пороговых напряжений тветствующих транзисторов.

Следующей задачей является определение входных тестовых наборов и расчет ержки. Решению данной задачи посвящена четвертая глава, в которой работай алгоритм поиска тестовых наборов для быстрой характеризации СФ-ков СБИС.

Разработанная логико-временная модель основана на графовой моде; отображающей логику работы схемы, а также на информации о ее RC-структу! необходимой для анализа задержек. В рамках диссертационной работы в цел: сохранения информации о структуре схемы при ее преобразовании в эквивалента) П-модель предложено создать и использовать так называемый "список исключений в котором содержится информация о всех удаленных узлах и соединенных с ни» элементах при последовательных шагах редукции схемы.

Как уже отмечалось, SP-DAG-граф описывает весь процесс преобразован] исходной структуры схемы в П-модель C0-R-C1, которая эквивалентна исходи« схеме с точки зрения элморовской задержки. Задержка П-модели определяет следующим выражением:

D = C/g,

где С - выходная эквивалентная заземленная емкость; g = l/R - эквивалента внутренняя проводимость. Следовательно, для расчета задержки необходим определить значения емкости и проводимости. Для этой цели используете информация, хранящаяся в SP-DAG-графе и в списке исключений.

Учет вариаций параметров транзисторов на данном этапе обеспечиваете: использованием формулы чувствительности для перерасчета проводимости.

Анализ задержки можно разделить на следующие основные этапы:

- Расчет логических состояний всех внутренних и выходных узлов дл; заданного входного набора до и после переключения;

- Расчет эквивалентных проводимостей pull-up и pull-down-цепей;

- Расчет эквивалентных нагрузочных емкостей для переключений из "1" "О" и обратно;

- Оценка задержек переключения из "1" в "О" (fall delay) и обратно (ris delay).

Несложно заметить, что определяемая емкость будет зависеть как о предыдущих, так и от следующих значений узлов схемы. Если узел н переключается, соответствующая емкость не влияет на задержку. Также очевидно что проводимость будет зависеть только от следующего значения узла.

Расчет логических состояний всех узлов схемы производится с помощью метод анализа переключательной логики схемы. При оценке проводимостей в данно статье делаются предположения, что:

- проводимость линейного сопротивления - постоянная величина обратная значению резистора из исходного описания схемы;

- проводимость транзистора равна нулю, если он закрыт, и отлична о нуля, если он открыт. Режим транзистора определяется логически значением на его затворе. Проводимость рассчитывается исходя и предположения, что она прямо пропорциональна ширине его канала.

Оценка емкостей проводится только для тех узлов, которые переключаются пр заданном переключении на входе. При этом, для перехода к П-модели, емкост каждого из внутренних узлов преобразуется в две боковые емкости.

Для того чтобы не занижать реальную оценку задержки, необходимо каждое эеделенное состояние узла схемы рассматривать как потенциальное <лючение. Это заставляет внести изменения в процедуры анализа логики и ки емкостей и проводимостей. Так, общая проводимость любого из узлов схемы, возможностью ее точной оценки, заменяется двумя крайними значениями -шальным и максимальным. Первое используется для нижней оценки юдимости (тт(^)), второе - для верхней оценки емкости (шах(с)). Возможная :имальная задержка определяется как тах(й)= тах(с)/тт(,£*). Реализация метода ветвей и границ заключается в следующем: Задаются входные наборы до и после переключения, при этом известны ения лишь части входных сигналов до и после переключения, а остальные входы вестны. Ниже приведены основные шаги алгоритма:

г 1: г2:

гЗ:

г 4:

Установить наихудшую задержку равной нулю.

Выбрать из списка входов вход с неопределенным состоянием. Установить начальное и конечное состояния входа последовательно равными нулю и единице. Для каждого из двух вариантов значений выполнить шаг 3. Если найденный входной набор удовлетворяет условиям переключения и приводит к большей задержке, чем при найденном ранее наборе, то задержка, найденная для данного набора, становится наихудшей.

Если сохранились неопределенные входы, перейти к следующему входу с неопределенным состоянием, для которого повторить шаги 2-3. тая глава посвящена практической реализации и апробации предложенных тодов с помощью численных экспериментов. Блок-схема предлагаемого оритма поиска критических входных наборов для характеризации сложно-нкционального блока представлена на рис. 7.

___^г^^

Нижняя оценка проводимости Верхняя оценка емкости »1-

Рис. 7. Общая блок-схема предложенного подхода

Общая блок-схема предложенного маршрута характеризации СФ-блоков KMC СБИС с учетом вариаций параметров транзисторов представлена на рис.8.

Рис. 8. Предложенный маршрут характеризации СФ-блоков КМОП СБИС

Главное отличие предложенного подхода от существующих заключается интеграции методов логико-временного и схемотехнического анализа в рамка одного маршрута, что позволяет достичь существенного ускорения пр характеризации СФ-блока.

Разработанный маршрут был проинтегрирован в среде коммерческой САПР опробован на реальных схемах, разрабатываемых с использованием новейши технологий с проектной нормой 65 и 45 нм. Проведено сравнение результате предложенного подхода с результатами точного электрического моделирования Полученные результаты позволили сделать вывод о высокой степени эффективное предлагаемого подхода: достигнут кардинальный выигрыш (в 75-100 раз) во времен характеризации СФ-блоков за счет ускоренного процесса поиска критически тестовых входных наборов при сохранении точности при анализе быстродействи СФ-блока для найденных худших наборов (таблица 1). В таблице 1 приведень результаты сравнения на вентиле И-ИЛИ-НЕ (А01333) и нескольких СФ-блока (арифметико-логические устройства и умножитель-аккумулятор).

аблица 1. Сравнение традиционного и предложенного метода характеризации СФ-блоков

Схема (число входов'тратисторов) Традиционный подход Предложенный подход Коэффициент ускорения

А 01333 (9/18) 33м 55с 27с 75.4

64Ы1МСС (130/261) 2ч 40м 25с 1м 34с 102.4

32ЬИАШ1 (65/2300) 5ч 19м 8с Зм 17с 97.2

32ЪкАШ2 (67/3000) 7ч 5м 9с 4м 26с 95.9

32Х24Ы/МА С (59/41121) 10ч 30м 48с 7м 49с 80.7 1

ОСНОВНЫЕ ВЫВОДЫ И РЕЗУЛЬТАТЫ РАБОТЫ

1. Разработана логико-временная модель сложно-функционального блока СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет предварительного анализа на логико-временном уровне с последующим переходом к схемотехническому моделированию для ограниченного подмножества тестовых наборов.

2. Предложены аналитические соотношения для расчета чувствительностей задержек к вариациям параметров транзисторов. Проведен цикл численных экспериментов, подтвердивших достоверность предложенных эвристических оценок на логико-временном уровне с точки зрения точности при расчете чувствительностей.

3. Разработан алгоритм поиска критических входных наборов для характеризации сложно-функциональных блоков цифровых СБИС на основе метода ветвей и границ. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь кардинального уменьшения времени характеризации схемы.

4. Разработан маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов, который в отличие от существующих маршрутов характеризации включает этапы моделирования схемы как на схемотехническом, так и на логико-временном уровне в целях достижения ускорения процесса характеризации.

5. По теме диссертации опубликовано двенадцать печатных работ, в том числе три работы опубликованы в журналах, рекомендованных ВАК Минобрнауки РФ. Результаты диссертационной работы были представлены в виде девяти докладов на всероссийских и международных конференциях;

6. Разработанные алгоритмы и методы внедрены на предприятиях ОАО «Ангстрем-М» и ИППМ РАН, а также включены в учебный процесс МИЭТ.

СПИСОК РАБОТ, ОПУБЛИКОВАННЫХ ПО ТЕМЕ ДИССЕРТАЦИИ

Основные результаты диссертации опубликованы в следующих работах:

1. Каграманян Э.Р., Соловьев P.A. Методы статистического анализа для реальнс маршрута проектирования // 14-ая Всероссийская межвузовская научь техническая конференция студентов и аспирантов "Микроэлектроника информатика": тезисы докладов. - М.: МИЭТ, 2007. - С. 69.

2. Гудкова О.Н., Каграманян Э.Р. О методологии обучения проектированию сист на кристалле // Всероссийская межвузовская научно-практическая конференц "Актуальные проблемы информатизации. Развитие информационн инфраструктуры, технологий и систем": тезисы докладов. - М.: МИЭТ, 2007. -103.

3. Каграманян Э.Р. О методах статистического временного анализа КМОП-схем Всероссийская межвузовская научно-практическая конференция "Актуальнь проблемы информатизации. Развитие информационной инфраструктурь технологий и систем": тезисы докладов. - М.: МИЭТ, 2007. - С. 104.

4. Каграманян Э.Р. О влиянии статистических вариаций различной природы н работу КМОП-схем // Проектирование электронной компонентной базы и систе на кристалле. Сборник трудов под редакцией М.Г. Путри. - М.: МИЭТ, 2007. -61-65.

5. Каграманян Э.Р. Модель временных параметров стандартных цифровых элемента с учетом NBTI-эффекта // 13-ая Международная открытая научная конференци "Современные проблемы информатизации в моделировании и социальны технологиях": сборник научных трудов. - Воронеж: Научная книга, 2008. - С. 222.

6. Каграманян Э.Р. Анализ и разработка методов характеризации токовых моделе стандартных цифровых ячеек для статического временного анализа // 14--ежегодная международная научно-техническая конференция студентов аспирантов "Радиоэлектроника, электротехника и энергетика": тезисы докладов. М.: МЭИ, 2008. - С. 321-322.

7. Брагин K.P., Гаврилов C.B., Каграманян Э.Р. Методы логико-временного анализ для характеризации заказных блоков цифровых КМОП-схем // III Всероссийск научно-техническая конференция "Проблемы разработки перспективны микроэлектронных систем - 2008": сб. научн. тр. / под общей ред. A.J1 Стемпковского. - М.: ИППМ РАН, 2008. - С. 92-97.

8. Гаврилов C.B., Егоров Ю.Б., Каграманян Э.Р. Методы характеризаци библиотечных элементов с учетом вариаций пороговых напряжений транзисторо // III Всероссийская научно-техническая конференция "Проблемы разработк перспективных микроэлектронных систем - 2008": сб. научн. тр. / под общей ред AJI. Стемпковского. - М.: ИППМ РАН, 2008. - С. 102-107.

9. Стемпковский A.JL, Гаврилов C.B., Каграманян Э.Р. Методы логико-временног анализа заказных блоков СБИС // Известия ВУЗов. Электроника. - 2008. - № 5. -С 41-50.

аврилов C.B., Гудкова О.Н., Каграманян Э.Р. Методы логико-временного шиза цифровых СБИС с учетом эффектов деградации транзисторов // Известия гЗов. Электроника. - 2008. - № 6. -С. 30-40.

'аграманян Э.Р., Гудкова О.Н. Разработка модели деградации временных раметров цифровых элементов для анализа надежности нанометровых СБИС II 1я окружная научно-техническая конференция молодых ученых и специалистов адиоэлектроника, электротехника и энергетика": тезисы докладов. - М., леноград, 2009.-С. 13.

"аврилов C.B., Ходош J1.C., Каграманян Э.Р. Тенденции развития моделей [блиотечных элементов для статического временного анализа цифровых СБИС // нформационные технологии. - 2009. - № 3. -С. 20-24.

дписано в печать: 24.07.2009.

аз №79. Тираж 100 экз. Уч.-изд. л. 1,2. Формат 60x84 1/16. печатано в типографии ИПК МИЭТ. 498, Москва, Зеленоград, проезд 4806, д. 5, МИЭТ.

Введение.

Глава 1. Исследование методов анализа быстродействия цифровых СБИС с учетом вариаций и эффектов деградации.

1.1 Состояние проблемы анализа быстродействия сложно-функциональных блоков нанометровых КМОП СБИС.

1.2 Обзор существующих подходов к статическому анализу.

1.3 Анализ быстродействия с учетом деградации транзисторов во времени.

1.4 Цели и задачи работы.

1.5 Выводы.

Глава 2. Разработка логико-временной модели сложно-функционального блока

2.1 Особенности построения диаграмм двоичных решений для КМОП-схем.

2.2 Формирование графовой модели сложно-функционального блока.

2.3 Разработка алгоритма редуцирования графовой модели сложно-функционального блока.

2.4 Выводы.

Глава 3. Разработка метода характеризации чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов.

3.1 Исследование структуры библиотек стандартных цифровых вентилей.

3.2 Разработка методов адаптации результатов характеризации для статистического СВА.

3.3 Анализ чувствительности временных параметров библиотечных вентилей к изменениям параметров транзисторов.

3.4 Выводы.:.

Глава 4. Разработка алгоритма быстрого поиска тестовых наборов для характеризации сложно-функциональных блоков СБИС.

4.1 Формирование эквивалентной П-модели.

4.2 Анализ задержек.

4.3 Алгоритм быстрого поиска тестовых наборов для характеризации.

4.4 Примеры реализации алгоритма поиска критических тестовых наборов.

4.5 Выводы.

Глава 5. Практическая реализация и апробация методов характеризации сложно-функциональных блоков СБИС.

5.1 Реализация алгоритма поиска критических входных наборов.

5.2 Маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов.

5.3 Результаты численных экспериментов.

5.4 Выводы.

Актуальность темы. В течение последних десяти лет темпы развития производства интегральных схем (ИС) стали стремительно опережать прогнозы, сделанные на заре развития микроэлектроники и выразившиеся в так называемом законе Мура [1-5]. Несмотря на некоторые пессимистичные прогнозы конца 90-х годов прошлого века [6], согласно которым дальнейшее масштабирование КМОП-технологии должно было стать невозможным при достижении размерами транзисторов предельного значения в 100 нм, ведущие фабрики-производители СБИС уже сегодня активно осваивают техпроцессы с размерами транзисторов 45 и 32 нм. Более того, согласно оценкам экспертов ITRS (International Technology Roadmap for Semiconductors), в ближайшие несколько лет наладится массовое производство кристаллов КМОП СБИС с проектной нормой 22 нм [7].

Параллельно с проблемой технологической реализации проектов нанометровых СБИС в последние годы усугубилась проблема обеспечения приемлемого параметрического выхода годных ИС. Причина этого заключается в следующем: при переходе на глубоко субмикронные и нанометровые технологии такие факторы, как вариации технологических и внешних параметров, оказывают все более существенное влияние на работоспособность СБИС [8-10]. Также на характеристики СБИС существенно возросло влияние эффектов деградации транзисторов во времени [11-17]. Причем если технологические вариации непосредственно ухудшают параметрический выход годных схем при производстве, то внешние вариации и эффекты старения могут существенно влиять на характеристики схемы уже в процессе ее срока службы.

Для того чтобы точнее прогнозировать реальное быстродействие будущего кристалла ИС и, тем самым, иметь возможность повысить процент выхода годных, необходимо на ранних стадиях проектирования учитывать влияние вариаций параметров и эффектов деградации на временные характеристики схемы.

Задача создания моделей и алгоритмов учета влияния указанных факторов всецело ложится на плечи разработчиков современных систем автоматизированного проектирования (САПР) СБИС. Непрерывное развитие таких методов и моделей периодически отражается в новых версиях соответствующих программ моделирования таких лидеров производства промышленных САПР СБИС, как Synopsys, Cadence, Mentor Graphics и некоторых других компаний [18-21]. Это несомненно свидетельствует об актуальности данной проблемы. Однако большинство существующих на сегодняшний день методов учета вариаций параметров элементов и эффектов деградации транзисторов во времени основаны на моделях, применимых либо только для схемотехнического уровня моделирования, либо также и для логического уровня, но лишь для небольших схем [18, 22]. Вследствие усложнения моделей элементов схем и роста числа учитываемых параметров в процессе моделирования, размерность задач, решаемых на стадии верификации современных СБИС, резко возросла. Это привело к снижению эффективности схемотехнического моделирования с точки зрения временных и машинных затрат. Данная проблема становится еще более актуальной при необходимости характеризации схемы: многократного моделирования на схемотехническом уровне с целью определения наихудших временных параметров. Количество циклов моделирования схемы при этом, в частности, экспоненциально зависит от числа ее входов. В случае характеризации стандартных библиотечных вентилей количество таких итераций может превысить сотню для одного вентиля (например, для КМОП-вентиля AOI333, который состоит из 18 транзисторов и имеет 9 входов и 1 выход). Намного сложнее задача обстоит в случае характеризации сложно-функциональных (СФ) блоков (например, умножителей-аккумуляторов, входящих в состав микропроцессоров), размеры которых обычно составляют от нескольких сотен до десятков тысяч транзисторов при нескольких десятках входов [235

28]. На схемотехническом уровне анализ быстродействия такого блока с целью характеризации может занять от нескольких суток до нескольких недель. В современных условиях желание быть конкурентно способным на рынке диктует необходимость сократить сроки, затрачиваемые на разработку и верификацию проектов СБИС. В таких условиях характеризация сложно-функциональных блоков СБИС полностью на схемотехническом уровне является непозволительной роскошью из-за затрачиваемых при этом временных и машинных ресурсов. Еще серьезнее эта проблема стоит в случае, когда нужно в процессе характеризации СФ-блока учитывать влияние вариаций различных параметров на характеристики схемы. Это приводит к существенному увеличению случаев/режимов, необходимых для моделирования. Решением данной проблемы может стать переход со схемотехнического на более высокий уровень абстракции - логико-временной. Это позволит существенно сократить сроки характеризации СФ-блоков СБИС и использовать схемотехнический анализ только на завершающей стадии характеризации для более детальной оценки временных характеристик. Из вышесказанного можно сделать вывод, что в целях ускорения процесса характеризации существует необходимость разработки методов и моделей для логико-временного анализа быстродействия сложно-функциональных блоков КМОП СБИС с учетом вариаций ключевых технологических, схемных и внешних параметров, а также основных эффектов деградации транзисторов во времени.

Цель работы и задачи исследования. Целью диссертационной работы является разработка методов и моделей для ускоренной характеризации сложно-функциональных блоков цифровых КМОП СБИС с учетом вариаций параметров транзисторов.

На основании исследования состояния проблемы для достижения поставленной цели в диссертационной работе решаются следующие задачи:

1. Разработка логико-временных моделей библиотечных элементов и сложно-функциональных блоков для существенного ускорения процесса характеризации по сравнению с существующим подходом, основанным на схемотехническом моделировании;

2. Разработка метода расчета чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов;

3. Разработка методов и алгоритмов логико-временного анализа для характеризации КМОП-схем с учетом вариаций параметров транзисторов;

4. Апробация предложенных методов с помощью численных экспериментов.

Методика проведения исследования разработанных моделей, методов и алгоритмов включает использование аппарата теории графов, теории электрических цепей и дискретной математики.

Научная новизна результатов, представленных в данной диссертационной работе, заключается в следующем:

1. Разработана логико-временная модель сложно-функционального блока СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет перехода со схемотехнического на логико-временной уровень анализа.

2. Разработан метод характеризации чувствительностей временных параметров КМОП-схем к вариациям параметров транзисторов, основанный на предложенных формульных выражениях коэффициентов чувствительностей, который позволяет на этапе логико-временного анализа учитывать влияние изменений параметров транзисторов.

3. Разработан алгоритм поиска критических входных тестовых наборов для решения задачи характеризации сложно-функциональных блоков цифровых СБИС. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь существенного сокращения времени характеризации схемы.

Практическая ценность работы.

Результаты работы могут найти применение при проектировании широкого класса КМОП СБИС на этапе характеризации библиотек стандартных цифровых вентилей и сложно-функциональных блоков. Разработанные методы и алгоритмы могут быть использованы в качестве дополнения к существующим маршрутам верификации цифровых КМОП СБИС для ускорения цикла проектирования.

Реализация и внедрение результатов работы.

Проведен цикл исследований с помощью численных экспериментов. На основе полученных результатов разработан и апробирован маршрут проектирования сложно-функциональных блоков цифровых КМОП СБИС с учетом вариаций параметров транзисторов. Разработанные методы и алгоритмы были внедрены в ОАО "Ангстрем-М" и ИППМ РАН, а также включены в учебный процесс МИЭТ в форме учебно-методического пособия для лабораторного практикума.

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

XIV Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика" Москва, Зеленоград, 2007;

I Всероссийская межвузовская научно-практическая конференция "Актуальные проблемы информатизации. Развитие информационной инфраструктуры, технологий и систем", Москва, Зеленоград, 2007;

XIII Международная открытая научная конференция "Современные проблемы информатизации в моделировании и социальных технологиях", Воронеж, 2008;

XIV Международная научно-техническая конференция студентов и аспирантов "Радиоэлектроника, электротехника и энергетика", Москва, 2008;

III Московско-Баварская студенческая школа MB-JASS, Москва, Зеленоград, 2008;

III Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем", Москва, 2008.

I Окружная научно-техническая конференция молодых ученых и специалистов "Радиоэлектроника, электротехника и энергетика", Москва, Зеленоград, 2009.

Публикации.

Основные результаты диссертационной работы опубликованы в виде двенадцати научных трудов, в числе которых три статьи в ведущих рецензируемых научных журналах, включенных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации в список изданий, рекомендуемых для опубликования основных научных результатов диссертации на соискание ученой степени кандидата наук.

Структура и объем работы.

Диссертационная работа состоит из введения, пяти глав, заключения и списка используемой литературы из 84 наименований. Основной текст занимает 121 страницу машинописного текста.

Основные выводы и результаты диссертационной работы:

1) Проведено исследование состояния проблемы анализа быстродействия КМОП-схем с учетом деградации транзисторов во времени. В результате NBTI-эффект выделен как доминирующий. Проанализированы механизмы влияния данного эффекта на характеристики быстродействия схемы.

2) Разработана логико-временная модель для стандартных библиотечных вентилей и сложно-функциональных блоков КМОП СБИС, сочетающая в себе логическую функцию и структуру блока на транзисторном уровне, которая позволяет ускорить процесс характеризации за счет предварительного анализа на логико-временном уровне с последующим переходом к схемотехническому моделированию для ограниченного подмножества тестовых наборов.

3) Предложен метод адаптации результатов характеризации библиотеки стандартных вентилей при подготовке входной информации для статистического СВА. Разработанный метод позволяет использовать выходные данные характеризации, хранящиеся в Liberty-формате, для расчета чувствительностей задержек вентилей к вариациям основных параметров транзисторов. Проведены численные эксперименты. Эффективность предложенных двух- и трехточечного методов расчета чувствительностей задержек подтверждена результатами сравнительного анализа с методом Монте-Карло.

4) Предложены аналитические соотношения для расчета чувствительностей задержек к вариациям параметров транзисторов. Проведен цикл численных экспериментов, подтвердивших достоверность предложенных эвристических оценок на логико-временном уровне с точки зрения точности при расчете чувствительностей.

5) Предложен алгоритм определения интервальных (минимального и максимального) значений задержки проводящего пути на основе разработанного метода определения минимальных и максимальных значений проводимостей и емкостей проводящих путей схемы.

6) Разработан алгоритм поиска критических входных наборов для характеризации сложно-функциональных блоков цифровых СБИС на основе метода ветвей и границ. В отличие от известных подходов, предложенный алгоритм обеспечивает интервальный подход к формированию эквивалентной П-модели блока при оценке быстродействия СБИС на логико-временном уровне абстракции, тем самым позволяя достичь существенного сокращения времени характеризации схемы.

7) Разработан маршрут характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов, который в отличие от существующих маршрутов характеризации включает этапы моделирования схемы как на схемотехническом, так и логико-временном уровне в целях достижения ускорения процесса характеризации.

8) Разработанные методы и алгоритмы опробованы на реальных сложно-функциональных блоках цифровых СБИС, разрабатываемых с использованием перспективных технологий. Результаты численных экспериментов позволяют сделать вывод о высокой эффективности предложенного подхода. Комплекс предложенных методов и алгоритмов позволяет ускорить процесс характеризации сложно-функциональных блоков СБИС в 75-100раз за счет сочетания схемотехнического и логико-временного уровней анализа быстродействия.

9) Разработанные методы и алгоритмы были внедрены в ОАО "Ангстрем-М" и ИППМ РАН, а также включены в учебный процесс МИЭТ в форме учебно-методического пособия для лабораторного практикума.

Заключение

1. G. Е. Moore. Cramming More Components onto Integrated Circuits// Proc. of the IEEE, V.86. No. 1, 1998. -P. 82-85.

2. E. S. Meieran. 21st Century Semiconductor Manufacturing Capabilities// Intel Technology Journal, 1998. -P. 1-8.

3. G. E, Moore. No Exponential is Forever: But "Forever" Can Be Delayed!// Digest of Technical Papers of IEEE International Solid-State Circuits Conference, 2003. -P. 20-23.

4. R. R. Schaller. Moore's Law: Past, Present and Future// Spectrum, IEEE, V.34, 1997.-P. 52-59.

5. G. D. Hutcheson, J. D. Hutcheson. Technology and Economics in the Semiconductor Industry// Scientific American, 1996. -P. 54-62.

6. E. J. Nowak. Maintaining The Benefits of CMOS Scaling When Scaling Bogs Down// IBM Journal of Res. & Dev., V.46. No. 2-3, 2002. -P. 169180.

7. International Technology Roadmap for Semiconductors Cwww.public.itrs.net)

8. S.R. Nassif. Design for Variability in DSM Technologies// IEEE, 2000. -P 451-454.

9. S.R. Nassif. Delay Variability: Sources, Impacts and Trends// IEEE ISSCC, 2000. -P. 368-369.

10. S. Natarajan et al. Process Variations and their Impact on Circuit Operation// Proceedings of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 1998. -P. 73-81.

11. A. Goetzberger, H. E. Nigh. Surface Charge After Annealing of Al-Si02-Si Structures Under Bias// Proc. of the IEEE, V.54, 1966. -P. 1454-1454.

12. D. K. Schroder. Negative bias temperature instability: What do we understand?// Microelectronics Reliability, V.47, 2007. -P. 841-852.

13. H. Kufluoglu, M. A. Alam. A Generalized Reaction-Diffusion Model With Explicit H-H2 Dynamics for Negative-Bias Temperature-Instability (NBTI)

14. Degradation// IEEE Transactions on Electron Devices, V.54, No.5, 2007. -P. 1101-1107.

15. R. Vattikonda et al. A New Simulation Method for NBTI Analysis in SPICE Environment// Proc. of ISQED, 2007. -P.41-46.

16. S.V. Kumar et al. Impact of NBTI on SRAM Read Stability and Design for Reliability// Proc. of ISQED, 2006. -P.210-218.

17. K. Kang et al. Impact of Negative-Bias Temperature Instability in Nanoscale SRAM Array: Modeling and Analysis// IEEE Transactions on CAD of Integrated Circuits and Systems, V.26, 2007. -P. 1770-1781.

18. H. Abrishami et al. NBTI-Aware Flip-Flop Characterization and Design// Proceedings of ACM Great Lakes Symposium on VLSI, 2008. -P.29-34.

19. Электронный источник: www.synopsys.com

20. Электронный источник: www.cadence.com

21. Электронный источник: www.mentor.com

22. Электронный источник: www.magma-da.com

23. W. Wang et al. An Efficient Method to Identify Critical Gates under Circuit Aging// Proc. of the IEEE international conference on CAD, 2007. -P. 735740.

24. P. Manikandan et al. Asynchronous Design Methodology for an Efficient Implementation of Low power ALU// IEEE APCCAS, 2006. -P. 590-593.

25. G.A. Ruiz. Evaluation of Three 32-Bit CMOS Adders in DCVS Logic for Self-Timed Circuits// IEEE Journal of Solid-State Circuits V.33, No.4, 1998. -P. 604-613.

26. N. Itoh et al. A 32X24-bit Multiplier-Accumulator with Advanced Rectangular Styled Wallace-tree Structure// IEEE, 2005. -P. 73-76.

27. K. Raahemifar et al. Fast 32-Bit Digital Multiplier// Proceedings of the 1999 IEEE Canadian Conference on Electrical and Computer Engineering, 1999. -P. 503-506.

28. H. Parandeh-Afshar et al. A Novel Merged Multiplier-Accumulator Embedded in DSP Coprocessor// ISECS, 2006. -P. 119-122.

29. Self-timed Manchester Chain Carry Propagate Adder// Electronics Letters, V.32, No.8, 1996. -P. 708-710.

30. F.M. Schellenberg. Sub-Wavelength Lithography Using OPC// Semiconductor Fabtech, 9th Edition. -P. 205-209.

31. D. Boning, S. Nassif. Models of Process Variations in Device and Interconnect // Design of High-Performance Circuits, Ch.6. -P. 98-116.

32. A. A. Mutlu, M. Rahman. Statistical Methods for the Estimation of Process Variation Effects on Circuit Operation// IEEE Transactions on Electronics Packaging Manufacturing, V.28, No.4, 2005. -P. 364-375.

33. S. Nassif et al. High Performance CMOS Variability in the 65nmRegime and Beyond// IEEE International Electron Devices Meeting, 2007. -P. 569571.

34. Э.Р. Каграманян. О влиянии статистических вариаций различной природы на работу КМОП-схем // Сборник трудов под редакцией М.Г. Путри. М.: МИЭТ, 2007. -С. 61-65.

35. D. Blaauw et al. Statistical Timing Analysis: From Basic Principles to State of the Art// IEEE Transactions on CAD if Integrated Circuits and Systems, V.27, No.4, 2008. -P. 589-607.

36. L. Zhang. Statistical Timing Analysis for Digital Circuit Design// PhD Dissertation, 2005.

37. G. Yu et al. Statistical Static Timing Analysis Considering Process Variation Model Uncertainty// IEEE Transactions on CAD if Integrated Circuits and Systems, 2008. -P. 1880-1890.

38. T. Kirkpatrick and N. Clark, "PERT as an aid to logic design," IBM J. Res. Develop., vol. 10, no. 2, pp. 135-141, Mar. 1966.

39. C.E. Clark. The Greatest of A Finite Set of Random Variables// Operations Research, 1961.

40. H. Jyu, S. Malik, S. Devdas, and K. Keutzer. Statistical timing analysis of combinational logic circuits// IEEE Trans. Very Large Scale Integr.(VLSI) Syst., V.l, No.2, 1993.-P. 126-137.

41. R. Brashear, N. Menezes, C. Oh, L. Pillage, and M. Mercer. Predicting circuit performance using circuit-level statistical timing analysis// in Proc. of DATE, Mar. 1994. -P. 332-337.

42. L. Zhang. Block Based Statistical Timing Analysis with Extended Canonical Timing Model// IEEE ASP-DAC, 2005. -P. 250-253.

43. Y. Miura, Y. Matukura. Investigation of silicon-silicon dioxide interface using MOS structure// Jpn Journal Applied Physics, 1966. -P. 180.

44. D. K. Schroder, J. A. Babcock. Negative Bias Temperature Instability: Road To Cross in Deep Submicron Silicon Semiconductor Manufacturing// Journal of Applied Physics, V.94, No.l, 2003. -P. 1-18.

45. S.V. Kumar et al. An Analytical Model for Negative Bias Temperature Instability// Proceedings of the IEEE/ACM international conference on CAD, 2006. -P. 493-496.

46. V. Reddy et al. Impact of Negative Bias Temperature Instability on Product Parametric Drift// Proc. of ITC, 2004. -P. 148-155.

47. W. Wang et al. The Impact of NBTI on the Performance of Combinational and Sequential Circuits// Proc. of DAC, 2007. -P. 364-369.

48. R. Vattikonda et al. A New Simulation Method for NBTI Analysis in SPICE Environment// Proc. of ISQED, 2007. -P.41-46.

49. Z. Liu, B. W. McGaughy, J. Z. Ma. Design Tools for Reliability Analysis// Proc. of DAC, 2006. -P. 182-187.

50. R.E. Bryant. Symbolic Boolean Manipulation with Ordered Binary Decision Diagrams// ACM Computing Surveys (CSUR), V.24, 1992. -P. 293-318.

51. А.Л. Глебов, М.М. Гурарий, М.М. Жаров, Ю.Б. Егоров, С.Г. Русаков, A.JI. Стемпковский, C.JI. Ульянов. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования/ Отв. ред. A.JI. Стемпковский. -М.: Наука, 2003. -430 с.

52. A.JI. Стемпковский, С.В. Гаврилов, Э.Р. Каграманян. Методы логико-временного анализа заказных блоков СБИС // Известия ВУЗов. Электроника. 2008. - № 5. -С. 41-50.

53. R.E. Bryant. Boolean Analysis of MOS Circuits// IEEE Transactions on Computer-Aided Design of Integrated Circuits, 1987. -P. 634-649.

54. R.E. Bryant. Algorithmic Aspects of Symbolic Switch Network Analysis// IEEE Transactions on CAD, 1987.-P. 618-633.

55. R.E. Bryant. Graph-Based Algorithms for Boolean Function Manipulation// IEEE Trans, on Computers, 1986. -P. 677-691.

56. R. Kao. Piecewise Linear Models for Rsim// Proceedings of IEEE/ACM ICCAD, 1993.-P. 753-758.

57. R. Kao. Timing Analysis for Piecewise Linear Rsim// IEEE Transactions of CAD of Integrated Circuits and Systems, V.13, No. 12,1994. -P. 1498-1512.

58. B.N. Sheehan. TICER: Realizable Reduction of Extracted RC Circuits.// Digest of Technical Papers, IEEE/ACM Proceedings of ICCAD, 1999. P. 200-203.

59. J.F. Croix, D.F. Wong. A Fast And Accurate Technique To Optimize Characterization// Proceedings of Design Automation Conference, 1997. -P. 337-340.

60. F. Wang, S.-S. Chang. Scalable Polynomial Delay Model for Logic and Physical Synthesis// Proceedings of IEEE International Conference on Chip Design Automation, 2000. -P. 101-106.

61. Keller, К. H. Tarn, V. Kariat. Challenges in Gate Level Modeling for Delay and SI at 65nm and Below// Proceedings of ACM/IEEE Design Automation Conference, 2008. -P. 468-473.

62. R. Trihy. Addressing Library Creation Challenges from Recent Liberty Extensions// Proceedings of Design Automation Conference, 1997. -P. 474479.

63. M.A. Cirit. Libraries with Scalable Polynomial Delay Model Improve Modeling Accuracy// ISD Magazine, V.7, 2001. -P. 56-59.

64. W.T. Shiue, W. Wanalertlak. An Advanced Cell Polynomial-Base Modeling for Logic Synthesis// Proceedings of IEEE International SOC Conference, 2003. -P. 393-396.

65. CCS Timing: Technical White Paper// www.svnopsvs.com

66. A. Korshak, J.-C. Lee. An Effective Current Source Cell Model for VDSM Delay Calculation// Proceedings of the 2nd International Symposium on Quality Electronic Design, 2001. -P. 296-300.

67. Электронный источник: http://www.snug-universal.org/

68. C.B. Гаврилов, JI.C. Ходош, Э.Р. Каграманян. Тенденции развития моделей библиотечных • элементов для статического временного анализа цифровых СБИС // Информационные технологии. 2009. - № 3. -С. 20-24.

69. W.C. Elmore. The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers// IEEE Transactions, V.19, 1948. -P. 55-63.

70. Электронный источник: http://www.eas.asu.edu/~ptm

71. С.В. Гаврилов, О.Н. Гудкова, Э.Р. Каграманян. Методы логико-временного анализа цифровых СБИС с учетом эффектов деградации транзисторов // Известия ВУЗов. Электроника. 2008. - № 6. -С. 30-40.

72. Z. Qin, С.-К. Cheng. Realizable Parasitic Reduction Using Generalized Y-A Transformation// Proc. of DAC, 2003. P. 220-225.

73. A. Odabasioglu, M. Celik, L.T. Pillegi. PRIMA: Passive Reduced-order Interconnect Macromodeling Algorithm// IEEE Trans, on CAD, 1998. P. 645-654.

74. C.S. Amin, M.H. Chowdhury, Y.I. Ismail. Realizable RLCK Circuit Crunching//Proc. of DAC, 2003. P. 226-231.

75. L.T. Pillage, R.A. Rohrer. Asymptotic Waveform Evaluation for Timing Analysis// IEEE Trans, on CAD, Vol. 9, No. 4, 1990 P. 352-366.

76. R.K.J. Raghunath. A Compact Carry-save Multiplier Architecture and its Applications// Proceedings of Midwest Symposium on Circuits and Systems, V.2, 1997. -P. 794-797.

77. P. Asadi, K. Navi. A New Low Power 32*32-bit Multiplier// World Applied Sciences Journal 2 (4), 2007. -P. 341-347.

78. УТВЕРЖДАЮ" Ген. Директор ОАО «Ангстрем-М»1. Машевич П.Р.2009 г.

79. Эффективность предложенных в диссертационной работе алгоритмов и методов подтверждена практическим опытом проектирования реальных микросхем.

80. Заведующий Сектором методологии проектирования цифровыхинтегральных схем ИППМ РАН, к.т.н.1. УТВЕРЖДАЮ»

81. АКТ О ВНЕДРЕНИИ РЕЗУЛЬТАТОВ ДИСС1. ПРОЦЕСС