автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.12, диссертация на тему:Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

На правах рукоц^си

МАНУКЯН АРАМ АЛЬБЕРТОВИЧ

ИССЛЕДОВАНИЕ И РАЗРАБОТКА МЕТОДОВ ЛОГИКО-ТОПОЛОГИЧЕСКОГО СИНТЕЗА БИБЛИОТЕЧНЫХ ЭЛЕМЕНТОВ И БЛОКОВ ДЛЯ КМОП ТЕХНОЛОГИЙ С ТРЕХМЕРНЫМ ЗАТВОРОМ

ТРАНЗИСТОРА

Специальность: 05.13.12 - системы автоматизации проектирования

5 АВГ 2015

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

Москва-2015

005571260

Работа выполнена на кафедре проектирования и конструирования интегральных микросхем Национального исследовательского университета «МИЭТ».

Научный руководитель:

Официальные оппоненты:

Гаврилов Сергей Витальевич доктор технических наук, профессор

Бобков Сергей Геннадьевич доктор технических наук, зам. директора по наноэлектронике ФГУ ФНЦ НИИСИ РАН, зав. отделением разработки высокопроизводительных систем

Рыженко Николай Владимирович кандидат технических наук, ведущий научный сотрудник лаборатории перспективных проблем САПР ЗАО "Интел А/О"

Ведущая организация:

ОАО «Научно-исследовательский институт молекулярной электроники»

Защита состоится «22» сентября 2015 года в 14 часов 30 минут на заседании диссертационного совета Д 212.134.01 при Национальном исследовательском университете «МИЭТ» по адресу: 124498, г. Москва, г. Зеленоград, площадь Шокина, дом 1.

С диссертацией можно ознакомиться в библиотеке Национального исследовательского университета «МИЭТ» и на сайте www.imet.ru.

Автореферат разослан «^¿Г» (02015 г.

Ученый секретарь диссертационного совета, доктор технических наук, профессор Крупкина Т.Ю.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность работы.

Развитие технологий производства интегральных схем (ИС) связано с постоянным уменьшением геометрических размеров транзисторов. До недавних времен это вполне удачно удавалось с помощью разных технологических и методологических решений для архитектуры планарных транзисторов. Тем не менее, с уменьшением технологических размеров базовых элементов, деградация электрических параметров транзисторов становится все более ощутимой. А это в свою очередь приводит к возрастающему интересу по отношению к альтернативным технологическим решениям, которые лучше масштабируются и совместимы с производственным процессом КМОП (комплементарная структура металл-оксид-полупроводник) технологий. Среди таких решений выделяются КМОП технологии с трехмерным затвором транзистора. В зарубежной литературе транзистор с трехмерным затвором принято называть FinFET (Fin Field Effect Transistor, полевой транзистор с «плавником»). Такое название этот транзистор получил из-за того, что кремний между стоком и истоком по форме напоминает плавник. В настоящее время ведущие фабрики-производители сверхбольших интегральных схем (СБИС) активно осваивают технологические процессы с размерами транзисторов 22 нм и ниже. Более того, согласно прогнозам международного плана по развитию полупроводниковой технологии (ITRS), КМОП технологии с трехмерным затвором транзистора смогут обеспечивать масштабирование вплоть до размеров 10 нм.

Для современных технологических процессов нормы и правила проектирования значительно усложнились из-за увеличения степени интеграции микроэлектронных систем, а также уменьшения технологических размеров базовых элементов. Количество правил проектирования для технологий с размерами транзистора 28 нм и ниже составляет несколько тысяч ограничений. Большое количество правил проектирования ведет к необходимости большого объема ручной работы с редактированием схемы и топологии. Для КМОП технологий с трехмерным затвором транзистора количество правил еще больше в силу использования новых технологических решений, таких как метод двойного формирования рисунка (double patterning), формирование рисунка со «спейсерами» (spacer patterning) и т.д.

В условиях современных технологий разработка библиотечных элементов и блоков без использования САПР (системы

автоматизированного проектирования) становится невозможным. В существующих САПР наиболее распространенными подходами считаются генераторы топологии, миграция уже имеющихся топологий на новую технологию и/или новый шаблон, а также автоматический синтез. Наиболее гибким по отношению к требованиям технологических правил является метод синтеза. Однако для современных технологий становится невозможным соблюдение полного набора норм и правил проектирования в автоматическом режиме при применении существующих подходов решения задачи синтеза библиотечных элементов и блоков. Это в свою очередь увеличивает объем ручной работы с редактированием схемы и топологии на заключительном этапе верификации проекта. Также, на сегодняшний день проектирование на основе КМОП технологий с трехмерным затвором транзистора осуществляется с помощью ограниченного набора библиотечных элементов, отсутствуют средства синтеза сложносоставных блоков. Поэтому возникает необходимость разработки новых методов формирования топологии структур с трехмерным затвором транзистора для синтеза библиотечных элементов и блоков.

Для современных технологических процессов все более актуальным становится использование регулярных структур. Более того, регулярность становится почти обязательным правилом для современных технологий. Исключением не являются и КМОП технологии с трехмерным затвором транзистора. Использование регулярных структур в некоторых слоях топологии позволяет в определенной степени решить проблемы возрастающего числа норм проектирования, а также, в процессе моделирования схемы, учесть эффекты, зависимые от топологии (LDE - layout-dependent effects). Влияние этих эффектов на параметры схемы становится все больше с уменьшением технологических размеров. Кроме того, разработка топологии базовых элементов с регулярными структурами дает возможность значительно упростить и ускорить проверку проектирования во время разработки общего вида топологии.

В настоящее время передовые компании много внимания уделяют развитию методов проектирования регулярных структур. Например, компания Intel в ряде работ предлагает метод проектирования регулярных топологических структур на основе так называемых транзисторных шаблонов, которые являются промежуточными конструкциями между транзистором и стандартной

ячейкой. Однако, предложенная конструкция транзисторного шаблона не учитывает специфические особенности технологий с трехмерным затвором транзистора. Это ведет к необходимости разработки новых методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора на основе регулярных шаблонов.

Также, актуальным является подход к решению задачи топологического синтеза на логико-временном уровне анализа, который дает возможность предварительно оценить значения характеристик библиотечных элементов и блоков, а также возможность разработки эффективного алгоритма структурной оптимизации.

В этих условиях в САПР микроэлектроники для КМОП технологий с трехмерным затвором транзистора высокую значимость приобретает исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков, в том числе и блоков с регулярной топологией. Применение таких методов в САПР сократит объем ручной работы, тем самим позволит сократить время проектирования топологии, а также учесть некоторые правила проектирования на начальном этапе.

Цель работы и задачи исследования.

Целью диссертационной работы является исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Для достижения поставленной цели в данной работе решаются следующие задачи:

1. Разработка теоретико-графовой модели логических элементов для КМОП технологий с трехмерным затвором транзистора.

2. Исследование и разработка методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора на основе регулярного шаблона.

3. Разработка алгоритма логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой.

4. Разработка маршрута автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

5. Апробация предложенных методов с помощью численных экспериментов.

Методика проведения исследования разработанных методов, моделей и алгоритмов включает в себя использование аппарата теории графов, дискретной математики, теории электрических цепей, теории вероятности и математического анализа.

Научная новизна результатов, представленных в данной работе, заключается в следующем:

1. Предложено согласованное решение проблем синтеза схемы и топологии на основе модификации модели компонент в форме графа вложенности последовательно-параллельных структур (SP-NM-граф) с независимым анализом цепей земли (pull-down) и питания (pull-up), которое дает возможность разработки эффективного алгоритма структурной оптимизации благодаря обобщенной графовой модели. При этом, с одной стороны, сохраняется большое число степеней свободы за счет логического аспекта (т.е. булевой формы графа), а с другой стороны обеспечивается нужная точность задержек, мощности и площади за счет структурной интерпретации на транзисторном уровне.

2. Разработаны методы формирования топологии библиотечных элементов и блоков на основе регулярного шаблона специальной конструкции для отображения SP-структуры на транзисторах с трехмерным затвором. В отличие от аналогичных методов обеспечивается возможность более эффективного использования поликремния для реализации затворов транзисторов, что в результате позволяет сократить площадь синтезируемого блока за счет высоты конструкции и сокращения числа разрывов слоев диффузии между транзисторами.

3. Разработан и программно реализован алгоритм логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой для КМОП технологий с трехмерным затвором транзистора, который обеспечивает большое число степеней свободы за счет моделей компонент в форме графа вложенности последовательно-параллельных структур, а также обеспечивает слияние общих терминалов топологических блоков.

Основные результаты и положения, выносимые на защиту.

1. Теоретико-графовая модель логического элемента в форме графа вложенности последовательно-параллельных структур SP-NM-граф.

2. Методы формирования топологии базовых элементов с регулярными структурами в слоях поликремния и диффузии для КМОП технологий с трехмерным затвором транзистора на основе

регулярного шаблона специальной конструкции. 3. Алгоритм логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Практическая значимость работы заключается в ускорении процесса проектирования топологии регулярных структур на базе транзисторов с трехмерным затвором.

Разработанные алгоритмы и методы могут быть использованы как дополнение к уже существующим маршрутам проектирования с использованием программных пакетов Custom Designer, Design Compiler, 1С Compiler компании Synopsys, Virtuoso, RTL Compiler, Encounter (в будущем Innovus) компании Cadence для ускорения процесса проектирования цифровых КМОП СБИС.

Достоверность представленных в работе результатов подтверждается как теоретическими выкладками, так и многочисленными результатами экспериментальной проверки предложенных методов с использованием разработанного на их основе программного обеспечения и его успешным промышленным внедрением.

Реализация и внедрение результатов работы.

На основе полученных в данной работе результатов разработан и апробирован маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора на основе предложенного алгоритма логико-топологического синтеза. Также проведен ряд численных экспериментов. Разработанные методы и алгоритмы внедрены в ИППМ РАН, ОАО «ЗИТЦ», ЗАО «ПКК Миландр», а также включены в учебный процесс НИУ «МИЭТ».

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

1. IEEE 35 th International Conference on Electronics And Nano technology ELNANO-2015. Kyiv, Ukraine, 2015.

2. 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015». Москва, 2015.

3. VI Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем». Москва, Зеленоград, 2014.

4. I Международная научно-практическая конференция «Научные аспекты инновационных исследований». Самара, 2013.

5. 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013». Москва, 2013.

6. Международная научно-практическая конференция «Закономерности и тенденции развития науки в современном обществе». Уфа, 2013.

7. Eighth International Conference "Semiconductor Micro - and Nanoelectronics". Yerevan, 2011.

Публикации.

Основные результаты диссертационной работы опубликованы в виде 7-и научных трудов, среди которых 3 статьи напечатаны в ведущих рецензируемых научных журналах и сборниках, включенных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации в список изданий, рекомендуемых для публикации основных научных результатов диссертации на соискание ученой степени кандидата наук. Одна статья размещена в цифровой библиотеке IEEE Xplore и индексирована в международной наукометрической базе данных Scopus.

Структура и объем работы.

Данная диссертационная работа состоит из введения, четырех глав, заключения, 67 рисунков, 14 таблиц и списка используемой литературы из 97 наименований. Основной текст занимает 145 страниц машинописного текста.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ

Во введении обоснована актуальность темы, определена цель диссертационной работы, сформулирована постановка задачи исследования, также основные положения работы, выносимые на защиту. Кроме того приведены основные сведения о результатах, обладающих научной новизной и обосновано содержание глав данной работы.

Первая глава диссертации посвящена анализу проблем проектирования библиотечных элементов и блоков для технологий с размерами транзисторов 22 нм и ниже. На основе анализа литературных источников проведено исследование подходов автоматизации топологического проектирования библиотечных элементов и блоков для современных технологических процессов. С целью обоснования и уточнения направления исследования рассмотрено состояние проблемы с учетом особенностей КМОП технологий с трехмерным затвором

транзистора. Отмечена актуальность использования регулярности топологии в некоторых слоях, в том числе и для ускорения процесса топологического проектирования. Проведено исследование математических моделей логических элементов.

Один из эффективных методов проектирования КМОП сверхбольших интегральных схем, в том числе библиотечных элементов и блоков, основывается на применении библиотек стандартных ячеек. Стандартные ячейки в библиотеке имеют ряд общих свойств, которые облегчают топологическое проектирование блоков, а именно:' высота ячейки, положение шин земли/питания и т.д. Для разработки библиотек стандартных ячеек в автоматическом режиме в существующих САПР используется много различных подходов. Наиболее распространенными являются генераторы топологии, миграция уже имеющихся ячеек на новую технологию и/или новый шаблон, а также автоматический синтез.

Наиболее гибким по отношению к требованиям стандартов библиотеки и технологическим правилам является метод синтеза. В работе [Зинченко Л.А., Мазиас Р.Л., Розенфельд В.П., Смирнов Ю.Г., Сотников М.А., Стоянов С.В., Топузов И.Г., Фалковски К.д! CELLERITY: Система автоматического синтеза топологии стандартных ячеек // Проблемы разработки перспективных микроэлектронных систем - 2005. Сборник научных трудов / под общ. ред. А.Л. Стемпковского. М.: ИППМ РАН. 2005. С. 113-120] рассматривается программная система автоматического синтеза топологии стандартных ячеек CELLERITY, разработанная в компании Freescale Semiconductor. Система CELLERITY дает возможность существенно ускорить процесс синтеза библиотек стандартных ячеек. Аналогичными системами также являются Cadabra Design Automation компании Synopsys, платформа Library Creator компании Nangate, Liquid Cells компании Prolific и т.д.

Однако в условиях растущего количества основных правил проектирования с каждым переходом к новой технологии автоматические системы синтеза в маршруте полузаказного проектирования не могут обеспечить соблюдение полного набора технологических норм, правил и ограничений числом в несколько тысяч.

Отказ от ограничений библиотеки с переходом от полузаказного к полностью заказному проектированию приводит к тому, что появляется больше степеней свободы, в том числе и для решения проблем с нарастающим числом ограничений. По сравнению с

полузаказным проектированием такой подход способен обеспечить достижение лучших характеристик схемы по площади, потребляемой мощности и быстродействию.

С появлением новых перспективных КМОП технологий с трехмерным затвором транзистора FinFET технологических ограничений стало еще больше, и на сегодняшний день не все системы поддерживают синтез топологии на основе таких структур.

Существуют три основные конструкции FinFET транзисторов: TG (Tri-gate), DG (Double-Gate) и LP (Low Power). К физическим размерам таких транзисторов относятся высота плавника hFIN, длина канала LF,N и толщина плавника (кремния) Tsl (Рисунок 1).

Минимальная ширина канала у такого транзистора - Wmin.

Wmin = 2 ■ hFIN + TSI (1)

Исходя из специфики конструкции Р1пРЕТ транзистора, для получения ширины транзистора равной IV (IV > нужно

подключить NF|N транзисторов с шириной параллельно.

а) б) в)

Рисунок 1. Структура Тй-РтРЕТ транзистора (а), БО-РтРЕТ транзистора (б), параллельно подключенных Тй-РтРЕТ транзисторов

(в)

Тенденция развития технологических процессов показывает, что чем современнее технологический процесс, тем больше требований к регулярности некоторых слоев топологии. Из-за специфики конструкции транзистора для РтРЕТ технологических процессов 22 нм и менее не только слои поликремния, но и слои диффузии должны быть на равномерной сетке. Это ограничение связано с тем, что эффективная

ширина транзистора ограничена геометрическими размерами «плавника» и шагом между ними [Meinhardt С., Reis R. FinFET Basic Cells Evaluation for Regular Layouts // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2013. P. 1-4].

Использование регулярных структур в нижних слоях топологии дает возможность в определенной мере решить проблемы возрастающего числа норм проектирования. Однородная топология дает возможность уменьшения числа правил, которые необходимо соблюдать при проектировании, так как выполнение большей части правил и ограничений уже предусмотрено при разработке топологии.

В одном из существующих методов синтеза регулярной топологии в маршруте заказного проектирования, с целью соблюдения требований регулярности в некоторых слоях, предлагается метод проектирования регулярных топологических структур с использованием конструкций специального типа - транзисторного шаблона [Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез комбинационных схем на основе транзисторных шаблонов с регулярной топологией // Информационные технологии. 2011. №4 (176). С. 2-7]. Однако, предложенная конструкция не учитывает специфических особенностей технологий с трехмерным затвором транзистора 22 нм и ниже. Учитывая возможности технологий FinFET, такая конструкция транзисторного шаблона не самая оптимальная по площади. Стоит отметить, что новые технологические решения современных производителей позволяют формировать регулярные структуры эффективнее, сохраняя при этом сравнительно больше степеней свободы.

Также для синтеза топологии возникает потребность в эффективных теоретических моделях логических элементов. Регулярность топологии позволяет с помощью особых теоретико-графовых моделей, привязанных к специальным шаблонам, обеспечить согласованное решение проблем синтеза схемы и топологии на логико-временном уровне анализа. Один из таких методов анализа логической функции был предложен Р.Э. Брайантом. Данный метод основан на представлении схемы в виде последовательно-параллельного направленного ациклического графа (SP-DAG) [Bryant R.E. Boolean Analysis of MOS Circuits // IEEE Trans, on CAD. 1987. P. 634-649], [Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation // IEEE Trans, on CAD. 1986. P. 677-691]. Но так как P. Брайант всего лишь преследовал цель анализа логики схемы, то такая модель не содержит

информации о схемотехническом и топологическом описании схемы.

На основе проведенного в диссертационной работе исследования можно сделать вывод о потребности в согласованном решении проблем синтеза схемы и топологии для новых технологий с трехмерным затвором транзистора. Предлагается дальнейшее развитие идеи использования регулярности топологических структур в маршруте заказного проектирования. В этих условиях возникает потребность разработки новых методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора, в том числе и регулярного шаблона для отображения SP-структуры на транзисторах с трехмерным затвором.

Во второй главе предложены методы разработки базовых элементов с регулярными структурами в слоях поликремния и диффузии для технологий с трехмерным затвором транзистора. В результате сравнительного анализа транзисторных шаблонов были разработаны методы формирования топологии регулярных FinFET структур с применением технологии режущих слоев и топологического шаблона. Разработан регулярный шаблон отображения последовательно-параллельной структуры на FinFET транзисторах. Также предложена теоретико-графовая модель логического элемента для логико-топологического синтеза библиотечных элементов и блоков на основе разработанных методов формирования топологии.

Учитывая сравнительный анализ КМОП структур с трехмерным затвором транзистора и тенденции их развития на рынке, актуальной становится разработка базовых элементов с регулярными структурами на основе TG-FinFET транзисторов. В диссертационной работе был предложен базовый шаблон регулярной топологии на основе именно таких транзисторов, который состоит из двух функциональных затворов, изолирующих затворов для верхней (pull-up) части из р-канальных транзисторов и изолирующих затворов для нижней (pulldown) части из n-канальных транзисторов (Рисунок 2 а). При этом изолирующие затворы всегда закрыты, так как подключены к шинам питания.

Некоторые производители микроэлектронной аппаратуры в процессе проектирования применяют подход, в котором используются специальные "режущие" слои (cut layers). Из них изготавливаются маски, которые "режут" слои топологии в процессе производства. В диссертационной работе модифицирован метод формирования регулярной топологии с внедрением особого слоя (Рисунок 2 б),

который был назван РСиТ, и используется он в качестве аналога режущего слоя для слоев поликремния. По сравнению с методом формирования регулярной топологии на основе шаблонов, данный метод позволяет размещать функциональные блоки эффективнее, сокращать площадь топологии за счет общих областей диффузии и сокращения чисел лишних изолирующих затворов. Однако нужно отметить, что этот метод не поддерживается всеми технологическими процессами.

а) б)

Рисунок 2. Регулярная структура трехвходового И-ИЛИ-НЕ21 на основе метода формирования топологии с использованием регулярного шаблона (а), с применением PCUT слоя (б) В рамках диссертационной работы предлагается синтез pull-up и pull-down цепей с использованием графа вложенности последовательно-параллельных структур (SP-граф), который определяется как бинарный ориентированный упорядоченный ациклический граф G = (F, £), где каждая вершина из множества V описывает логическую функцию, а каждая дуга в множестве Е, исходящая из вершины, описывает ссылки на аргументы соответствующей функции. Рассматриваются функции конъюнкции (/[о,b) = a8cb) для последовательного соединения внутри вентиля, дизъюнкции (J{a,b) = a+b) для параллельного соединения внутри вентиля, а также отрицания (Да) = ~а). В диссертационной работе предложена модификация последовательно-параллельного графа, которая кроме описания логики схемы, также является моделью ее транзисторного описания на уровне топологии. Для этого предложен более широкий набор функций конъюнкции и дизъюнкции.

Для обеспечения взаимной однозначности между топологией и ее графовым представлением вводятся особые ограничения способов описания функций на уровне топологии. Выбирается направление

размещения транзисторов внутри топологии (слева направо или справа налево), так функция конъюнкции разделяется на конъюнкцию направо или налево, функция дизъюнкции - на дизъюнкцию направо или налево.

Другим способом размещения транзисторов является выбор правильного и противоположного ему направления. Так, если порядок транзисторов в топологии соответствует выбранному «правильному» направлению, то к оператору добавляется значок N (normal), если порядок противоположный, то М (mirror) (Рисунок 3). Кроме того, выбирается направление размещения каждого отдельного транзистора, то есть направление от истока к стоку (source to drain). Как и вышеописанные функции, каждая входная переменная (затвор транзистора) в описании индексируется латинскими буквами N, М (Рисунок 4).

a +n b а +м b a &n b а &м b

\ \ \ \

a!b b 1 a а ' b b:a

а) б) в) г)

Рисунок 3. Функции дизъюнкции направо (а), дизъюнкции налево (б), конъюнкции направо (в), конъюнкции налево (г), если направление слева направо выбрано «правильным» (normal) В диссертационной работе такая модификация SP-графа была названа SP-NM (normal/mirror) графом, который предполагает наличие в нем следующих типов вершин:

1) Листовые: транзисторы;

2) Корневые: выходы схемы;

3) Внутренние: (&) - последовательные соединения; (+) -параллельные соединения; (~) - отрицания.

Сама схема представлена в виде совокупности деревьев для цепей земли (PD) и питания (PU). Для листовых вершин графа затворы

Р-МОП транзисторов обозначены с отрицанием, а затворы п-МОП транзисторов без отрицания (Рисунок 4).

Например, для вентиля И-ИЛИ-НЕ21 с логической формулой (3) представление топологии с помощью операций &н, &м, +м и ~ из формул (4), (5) приведено на Рисунке 4.

/ = (А&В) + С (3)

Ри: / - ((Л,[+„]ЛМ)[+„]£„) [&„]£„ (4)

/ = (С^[+лг]>1м)[&д,]Вл,)[+д,]См (5)

а) б)

Рисунок 4. Пример БР-ИМ-графа схемы И-ИЛИ-НЕ21 (а) и получаемая из нее регулярная структура топологии на основе топологического

шаблона (б)

Для того, чтобы топология вентиля ложилась на целое число топологических шаблонов в формулах (4) и (5) один из переменных (транзисторов) был дублирован.

Установив определенные ограничения на условия формирования топологии из ЭР-ИМ-графа, можно получить топологию логических элементов для второго метода формирования регулярной структуры с применением технологии режущих слоев.

Такая обобщенная графовая модель позволяет реализовать эффективный алгоритм логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. При этом сохраняется большее число степеней свободы за счет логического аспекта (т.е. булевой формы графа). Кроме того, информация о структуре схемы, которая содержится в ее графовой модели, позволяет проводить анализ некоторых характеристик схемы с помощью эвристических формул для отдельных транзисторов, а также

для их параллельных и последовательных соединений. Для этого в диссертационной работе предлагается заменить каждый транзистор схемы его эквивалентной П-моделью (Рисунок 5).

Cs

>

Со

X

Рисунок 5. Эквивалентная П-модель транзистора

С учетом формул (1) и (2) для КМОП технологий с трехмерным затвором транзистора предлагается следующий способ расчета проводимостей и емкостей отдельных транзисторов:

_ _ kg-W _ kg-NFiN Îl-h-FlN+Tsi) ^

^ R L L

CS = CD= кс ■ W • L = кс ■ Nfin • (2 • hPIN + TSI) ■ L (7),

где L - длина канала транзистора, а кд и кс - коэффициенты, зависящие от технологии и определяемые посредством SPICE-моделирования.

Таким образом RC-модель схемы, построенная посредством замены транзисторов на их эквивалентные П-модели, содержит в себе информацию о временных характеристиках схемы и может быть использована для логико-временного анализа. Например, такая модель может быть использована для ускоренной оценки быстродействия КМОП-вентилей на основе элморовской модели задержки [Elmore W.C. The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers // IEEE Transactions. V. 19. 1948. P. 55-63]. В этом подходе задержка проводящего пути вентиля представлена в виде произведения его эквивалентного сопротивления и емкости выходного узла.

В общем случае R С-цепь может быть представлена в виде множества соединенных двухполюсников, при этом значения обобщенных проводимостей для первичных двухполюсников определяются следующим образом:

Уiу - — = Qij - проводимость между узлами л, и л;,

соединенными резистором;

Уц = s ■ су - адмиттанс между узлами и, и соединенными конденсатором.

При параллельном соединении резисторов или конденсаторов суммарный адмиттанс между узлами л,- и лу определяется как:

У И = У( + У; (8).

В случае последовательного соединения, суммарный адмиттанс определяется по формуле суммы обратных адмиттансов:

Уц = ^^ (9).

4 Vik+Vki '

В диссертационной работе предлагается ограничиться общим случаем применения гауссовского исключения, которое будет использоваться для преобразования ЛС-структуры в эквивалентную П-модель с точки зрения элморовской задержки [Sheehan B.N. TICER: Realizable Reduction of Extracted RC Circuits // Digest of Technical Papers, IEEE / ACM Proc. of ICCAD, 1999. P. 200-203].

Третья глава посвящена разработке алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. В главе описываются основные этапы синтеза логики и топологии. Отмечены специфические особенности логико-топологического синтеза для каждого предложенного метода формирования базовых элементов, которые были описаны во второй главе. Алгоритм основан на модели компонент в форме SP-NM-графа с независимым анализом цепей земли и питания и методов формирования топологии библиотечных элементов и блоков на основе регулярного шаблона специальной конструкции.

Основными этапами реализации предлагаемого алгоритма логико-топологического синтеза являются:

1. Формирование графовой модели схемы (SP-DAG) из логики или транзисторного описания схемы.

2. Формирование SP-NM-графа с учетом топологического описания схемы на транзисторном уровне.

3. Размещение транзисторов из SP-NM-графа на основе КМОП технологии с трехмерным затвором транзистора FinFET. Оценка площади и трассировки.

4. Трассировка внутренних соединений блока и формирование конечной топологии из SP-NM-графа.

Блок-схема этапов предлагаемого алгоритма логико-топологического синтеза представлена на Рисунке 6.

В рамках диссертационной работы был реализован программный модуль, который формирует ЗР-ЫМ-граф из БР-графа. Для этого осуществляется так называемая «аннотация» графа с учетом метрики трассировки (суммарная длина межсоединений) и площади для определенной вершины, где единицей измерения является расстояние между контактами стока и исток одного транзистора. Площадь определяется количеством транзисторов с добавлением единицы. В общем случае, для оценки площади нужно умножить полученный результат на высоту конструкции.

9

Рисунок 6. Этапы алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным

затвором транзистора При реализации модуля был применен метод табличного расчета метрик, в котором осуществляется модификация табличных коэффициентов с учетом целевой функции (метрики трассировки). Таблицы метрик определяют для каждого из вершин коэффициенты пересчета размеров дочерних узлов (подграфов) в значения метрик. Таблицы могут модифицироваться с учетом других вводимых в целевую функцию переменных.

Для установления соответствия между булевыми функциями и графическим представлением в диссертационной работе представлено

формальное определение графа булевых функций, вершины которого отметчены символами из следующего алфавита:

TÍV)^{XNlXм}u{+N,+м¡8ÍNl8íмl~N.~м) (Ю)

Ориентированный ациклический граф определен как С = (V, Е), в котором каждая вершина помечена символом из множества Т(У). Ребра индексированы как Д(Ю = 0;,ег} для обозначения направления вхождения операндов в выражение, где е, = (у0, р,) и ег = (у01 иг) (Рисунок 7). Листовые вершины графа представляют собой затворы р-МОПX = .....хп) или п-МОПX = (х1( ...,хп) транзисторов.

(уо)

Рисунок 7. Обозначения направления вхождения операндов в выражение для вершины и0, где VI левый потомок, а VI- правый потомок

вершины

Каждой вершине V 6 V в графе можно поставить в соответствие подграф, состоящий из всех ее последователей и нее самой. Такой подграф

является таким же графом и полностью определяет функцию, заданную в этой вершине. В общем случае может быть несколько корневых вершин, на которые не ссылается ни одна другая вершина, а также несколько графов, реализующих одну и ту же булеву формулу.

В диссертационной работе оценка метрики трассировки производится с коррекцией изолирующими затворами между дочерними узлами. С учетом чего целевая функция (метрика трассировки для вершины и) выглядит следующим образом: М(и) = М{у{) + М{уг) + <70кО,)5(у,) + ЧикМБЬг) + й(17,,17г) (11), где

1) М(и,) и М(ут) представляют собой трассировочные метрики соответственно левого и правого потомка вершины;

2) ¿"(и;) и представляют собой площадь и, и VI- вершин (весовые коэффициенты для каждой вершины на определенном уровне графа);

3) Й1]к(У1) и Ццк^Уг) табличные коэффициенты, предварительно рассчитанные для всех возможных сочетаний левого и правого потомка (!',;' 6 {А'лг, Хм) и +м, &м, ~м }) каждого из

четырех вершин множества к 6 +м, ¡кц, &м }, которые записаны в таблице 8x8; 4) - коррекция, с учетом изолирующего затвора, которая

равна нулю, если и иг - листовые вершины графа, а в остальных случаях = 1.

Так называемая «текущая» метрика для вершины ук формируется в таблице возможных вариантов (Таблица 1) следующим образом:

Му(17к) = М1(V*) + М,(ук) = Чцк(уд^{уд + (12).

Таблица 1

Формат таблицы возможных вариантов для левых и правых поддеревьев каждой вершины из множества к 6 {+Д,, +м, &и }

Vl VJ

Vl Мп Ok) Wi/CVfc)

V( MaCUk) Mf/Ok)

Процедура аннотации работает рекурсивно, начиная от листовых вершин, которые помечаются всеми возможными вариантами расположения. Затем происходит переход по иерархии графа, с выбором наилучшего варианта (минимальной метрики трассировки) на данном уровне. Для оптимизации расположения транзисторов происходит проверка как обычных сочетаний вершин, так и инверсных, при этом метрики рассчитываются исходя из перестановки дочерних поддеревьев. Также сохраняются все возможные варианты, которые затем рассматриваются на уровнях графа выше, если таковые существуют.

После процедуры аннотации происходит обход графа в ширину, начиная с корневой вершины. Так как на этапе аннотации выбирается оптимальное расположение дочерних поддеревьев, то оптимальное расположение устройств следует из структуры графа.

Процедура аннотации может быть применена как к цепям pull-up, так и pull-down. Однако, так как в разработанных во второй главе методах формирования регулярной топологии затворы N и Р транзисторов неразрывны, то возникает потребность согласования графов pull-up и pull-down частей схемы. Для этого производится последовательный расчет обоих графов и определяется оптимальный вариант с минимальной трассировочной метрикой.

Следует также отметить, что представленная выше формула

целевой функции в общем случае правильна только для предложенного метода формирования базовых элементов на основе топологического шаблона. В общем случае, включая метод с использованием технологии режущих слоев, в формуле (11) коррекция с учетом изолирующего затвора d(p(,vr) = 0, если Vi и vr - листовые вершины графа, а также их направления совпадают при v Е {&N&M}, или не совпадают при V е {+w,+m}> а в остальных случаях d(v|f vr) = 1.

Как правило в сложных блоках много подсхем элементов, связанных по постоянному току (DCCC - Direct Current Connected Component). Более того, для таких блоков граф pull-up части одного DCCC пересекается с графом pull-down части другого DCCC. В этих условиях для формирования SP-NM-графа понятие отдельного формирования pull-up и pull-down частей исчезает. Для решения данной проблемы в диссертационной работе предлагается модификация процедуры формирования SP-NM-графа с добавлением вершин отрицания между вершинами графов разных DCCC, которая позволяет объединять графы разных DCCC, при этом не нарушая логику схемы и общую процедуру формирования SP-NM-графа, а также синтеза топологии из нее. На топологии такая модификация приводит к добавлению затвора на уровень выше, который подключен к стоку/истоку транзисторов уровнем графа ниже (Рисунок 8).

С помощью такой модификации можно скомбинировать множество DCCC в схеме и применять процедуру формирования SP-NM-графа на больших сложных блоках.

Разработанный в рамках диссертационной работы алгоритм логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора состоит из следующих основных шагов:

Шаг 1 : Построить SP-DAG из описания библиотечного элемента или блока. Зафиксировать ссылки на дочерние вершины на каждом уровне графа.

Шаг 2: Пометить листовые вершины всеми возможными вариантами

расположения транзисторов. ШагЗ: Сохранить все возможные варианты размещения транзисторов и значений трассировочных метрик для внутренней вершины <N>.

Шаг 4: Проверить как обычные сочетания дочерних вершин для <N>, так и инверсные. Установить наилучший вариант на этом уровне и перейти на следующий уровень графа.

Шаг 5:

Шаг 6: Шаг 7:

Повторить шаги 3-4 для всех внутренних вершин графа. При необходимости, для установки наилучшего варианта на определенном уровне, изменить направления вершин уровнем ниже, пользуясь ранее сохраненными вариантами. Разместить РтБЕТ транзисторы на одномерной сетке согласно конечному варианту меток листовых вершин. Провести трассировку внутренних соединений согласно конечному варианту меток всех вершин.

оссс1 1 оссс 2

I I

а) б)

Рисунок 8. Пример добавления отрицания в SP-NM-графе между разными DCCC: а) - граф с добавлением отрицания, б) - получаемая из

графа топология Показано, что SP-NM-граф позволяет эффективно разместить транзисторы и оценить площадь и метрику трассировки конструкции. Далее из такой конструкции создается топология с регулярной структурой в слоях поликремния и диффузии в формате GDSII. Также синтезируется описание схемы на языке проектирования аппаратуры Verilog HDL (Hardware Description Language) из SP-NM-графа для дальнейшей обработки и трассировки с помощью промышленных программ, таких как Synopsys 1С Compiler или Cadence Encounter.

Разработанный в рамках диссертационной работы программный модуль легко настраивается на отличительные особенности SP-NM-графа для предложенных методов формирования регулярной структуры, модуль также предлагает возможность комбинирования разных подсхем элементов, связанных по постоянному току (DCCC) для синтеза топологии больших сложных блоков.

Четвертая глава посвящена практической реализации и апробации предложенных методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора на основе предложенных методов формирования

базовых элементов с регулярными структурами в слоях поликремния и диффузии.

Общая блок-схема предложенного маршрута проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора представлена на Рисунке 9, где пунктирным контуром выделены этапы, разработанные в рамках данной диссертационной работы.

Рисунок 9. Блок-схема предлагаемого маршрута проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным

затвором транзистора

В маршруте применяются методы логико-топологического синтеза библиотечных элементов и блоков для КМОГТ технологий с трехмерным затвором транзистора с использованием элементов с регулярными структурами. Особенность данного подхода заключается в том, что он позволяет интегрировать методы логического и топологического синтеза в рамках одного маршрута, что в свою очередь обеспечивает большое число степеней свободы, а также слияние общих терминалов топологических блоков.

Разработанные методы были апробированы на наборе тестовых схем 18СА885 с использованием одной из новейших КМОП технологий с трехмерным затвором транзистора с проектной нормой 16 нм.

Проведено сравнение результатов предложенного подхода с традиционным подходом, который применяется для проектирования на основе производственной библиотеки стандартных ячеек. Получен выигрыш по площади топологии (от 10 до 20 %) при ухудшении других параметров схемы (задержка, мощность) порядка 5 %, а также выигрыш во времени проектирования (в 2-3 раза) за счет автоматизации этапов физического синтеза топологии.

В Таблицах 2 и 3 приведены результаты сравнения площади топологии схем, разработанных по традиционному маршруту на основе библиотеки стандартных ячеек и по предложенному маршруту, который включает этап синтеза библиотечных элементов и блоков на основе формирования топологии из регулярного шаблона и формирования топологии с использованием режущих РОТТ слоев.

Таблица 2

Сравнение площади топологии схем, разработанных по традиционному маршруту на основе библиотеки стандартных ячеек и по предложенному маршруту, который включает этап логико-топологического синтеза библиотечных элементов и блоков на основе

формирования топологии с использованием регулярного шаблона

Схема Традиционный маршрут (площадь мкм2) Предложенный маршрут (площадь мкм2) Выигрыш по площади (%)

с17 2.281 2.84256 -24.6

с432 42.561 40.88448 3.9

с49 9 91.446 79.10784 13.5

с1355 87.765 78.7752 10.2

с1908 92.483 81.92016 11.4

с2670 126.852 110.13408 13.2

Таблица 3

Сравнение площади топологии схем, разработанных по традиционному маршруту на основе библиотеки стандартных ячеек и по предложенному маршруту, который включает этап логико-топологического синтеза библиотечных элементов и блоков на основе формирования топологии с использованием режущих РСЦТ слоев

Схема Традиционный маршрут (площадь мкм2) Предложенный маршрут (площадь мкм2) Выигрыш по площади (%)

с17 2.281 2.35872 11.4

с432 42.561 32.81472 22.9

с499 91.446 70.32096 23.1

с1355 87.765 69.15456 21.2

с 1908 92.483 72.65376 21.4

с2670 126.852 97.848 22.9

В заключении сформулированы основные результаты, полученные в рамках диссертационной работы.

ОСНОВНЫЕ ВЫВОДЫ И РЕЗУЛЬТАТЫ РАБОТЫ

1. На основе модификации модели компонент в форме графа вложенности последовательно-параллельных структур SP-NM-граф предложено согласованное решение проблем синтеза схемы и топологии библиотечных элементов и блоков с независимым анализом цепей земли (pull-down) и питания (pull-up), которое дает возможность разработки эффективного алгоритма структурной оптимизации с увеличением числа степеней свободы за счет логического аспекта графовой модели. При этом обеспечивается нужная точность задержек, мощности и площади за счет структурной интерпретации на транзисторном уровне.

2. Разработаны методы формирования топологии библиотечных элементов и блоков на основе регулярного шаблона специальной конструкции, который отображает SP-структуру на транзисторах с трехмерным затвором. В отличие от аналогичных методов обеспечивается возможность более эффективного использования поликремния для реализации затворов транзисторов, что в результате позволяет сократить площадь синтезируемого блока до 10%, за счет сокращения высоты конструкции и числа разрывов слоев диффузии между транзисторами.

3. Разработан алгоритм логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой для КМОП технологий с трехмерным затвором транзистора, который обеспечивает большое число степеней свободы за счет моделей компонент в форме графа вложенности последовательно-параллельных структур, а также обеспечивает слияние общих терминалов топологических блоков. Алгоритм позволяет из логического или транзисторного описания схемы (SPICE) получить конечную топологию схемы (GDSII) и точно оценить все нужные параметры.

4. В рамках диссертационной работы был реализован программный модуль на высокоуровневом языке программирования Python, который формирует SP-NM-граф из SP-графа. Программный модуль легко настраивается на специфические особенности алгоритма логико-топологического синтеза для каждого предложенного метода формирования базовых элементов, а также предлагает возможность комбинирования разных подсхем элементов, связанных по постоянному току (DCCC) для синтеза топологии сложных логических блоков.

5. Предложен маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора, особенность которого заключается в интеграции методов логического и топологического синтеза в рамках одного маршрута, что способствует достижению ускорения проектирования библиотечных элементов и блоков на 2-3 порядка по сравнению с традиционным маршрутом на основе библиотеки стандартных ячеек.

6. Методы логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора были интегрированы в среду коммерческой САПР.

7. Проведен комплекс численных экспериментов, подтверждающих эффективность разработанных методов и моделей для логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. Разработанный маршрут был апробирован на наборе тестовых схем ISCAS85 с использованием одной из новейших КМОП технологий с трехмерным затвором транзистора с проектной нормой 16 нм. Проведено сравнение результатов предложенного маршрута с традиционным маршрутом на основе производственной библиотеки стандартных ячеек. Полученные результаты позволили сделать вывод о высокоэффективности предлагаемого подхода: получен выигрыш по площади (от 10 до 20 %) при незначительных ухудшениях других параметров схемы (задержка,

мощность).

8. Разработанные алгоритмы и методы внедрены в ИППМ РАН, ОАО «ЗИТЦ», ЗАО «ПКК Миландр», а также включены в учебный процесс НИУ «МИЭТ».

9. Результаты диссертационной работы докладывались и обсуждались на семи всероссийских и международных конференциях.

10. По теме диссертации опубликовано семь печатных работ, в том числе три работы в ведущих рецензируемых научных изданиях, рекомендованных ВАК для публикации основных научных результатов диссертации на соискание ученой степени кандидата наук. Одна работа размещена в цифровой библиотеке IEEE Xplore и индексирована в международной наукометрической базе данных Scopus.

СПИСОК РАБОТ. ОПУБЛИКОВАННЫХ ПО ТЕМЕ ДИССЕРТАЦИИ

Публикации в изданиях, включенных в международные наукометрические базы (Scopus, IEEE Xplore):

1) Gavrilov S., Ivanova G., Manukyan A., Volobuev P. Methods of logical synthesis for library elements and blocks with regular layout structure // Proceedings of IEEE 35th International Conference on Electronics And Nanotechnology (ELNANO-2015). - 2015. - P. 138-141.

Публикации в изданиях, опубликованных в ведущих рецензируемых научных журналах и сборниках, включенных ВАК Министерства образования и науки РФ в список изданий, рекомендуемых для публикации основных научных результатов диссертации на соискание ученой степени кандидата наук:

2) Гаврилов C.B., Иванова Г.А., Манукян A.A. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения // Информационные технологии. -2014.-№ 8. - С.44-50.

3) Гаврилов C.B., Иванова Г.А., Манукян A.A. Методы проектирования заказных сложно-функциональных блоков в базисе элементов с регулярной топологической структурой в слоях поликремния и диффузии // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. - М.: ИППМ РАН. - 2014. -Часть I.-С. 161-166.

4) Кононов А.Н., Миндеева A.A., Петросян B.C., Манукян A.A. Оптимизация микроконвейерной архитектуры, спроектированной в базисе ПЛИС/СБМК // Фундаментальные исследования. - № 4. -Часть 5. - 2013. - С. 1065-1068.

Публикации в других изданиях:

5) Манукян A.A. Методы логико-топологического синтеза заказных сложно-функциональных блоков с регулярными структурами в слоях поликремния и диффузии // 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015»: тезисы докладов. - М.: МИЭТ. - 2015. - С. 128.

6) Петросян B.C., Манукян A.A. Метод оптимизации микроконвейерной архитектуры, спроектированной в базисе ПЛИС/СБМК // Сб. конф. ((Научные аспекты инновационных исследований». - Том 1. - Самара. - 2013. - С 26-29.

7) Саргсян В.К., Манукян A.A. Исследование перспективы развития схем самотестирования // 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013»: тезисы докладов. - М.: МИЭТ.-2013.-С. 110.

Подписано в печать: Формат 60x84 1/16. Уч.-изд.л. А ^ Тираж /^экз. Заказ № Отпечатано в типографии ИПК МИЭТ.

124498, г. Москва, г. Зеленоград, площадь Шокина, дом 1, МИЭТ