автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.12, диссертация на тему:Математическое и программное обеспечение подсистемы тестирования аналоговых и смешанных интегральных схем

СПИСОК ПРИНЯТЫХ СОКРАЩЕНИЙ.

ВВЕДЕНИЕ.

ГЛАВА 1. СОСТОЯНИЕ В ОБЛАСТИ ТЕСТИРОВАНИЯ АНАЛОГОВЫХ И СМЕШАННЫХ ИМС.

ПОСТАНОВКА ЗАДАЧ ИССЛЕДОВАНИЙ.

1.1. Дефекты и их влияние на работу ИМС.

1.2. Состояние в области тестирования цифровых ИМС.

1.3. Состояние в области тестирования смешанных ИМС.

1.4. Состояние в области программного обеспечения подсистем тестирования ИМС.

1.5. Цель и постановка задач исследования.

1.6. Выводы.

ГЛАВА 2. РАЗРАБОТКА МАТЕМАТИЧЕСКОГО ОБЕСПЕЧЕНИЯ

ПОДСИСТЕМЫ ТЕСТИРОВАНИЯ СМЕШАННЫХ ИМС.

2.1. Подход к расчету частот тестового сигнала на основе анализа чувствительности параметров схемы.

2.2. Методика формирования компактного тестового набора.

2.3. Методика минимизации структуры справочника-классификатора выходных откликов схемы.

2.4. Выводы.

ГЛАВАЗ. РАЗРАБОТКА ПРОГРАММНЫХ СРЕДСТВ

ПОДСИСТЕМЫ ТЕСТИРОВАНИЯ.

3.1. Разработка программного обеспечения подсистемы САПР тестирования.

3.2. Разработка модулей расчета тестовых воздействий.

3.3. Алгоритм формирования справочника-классификатора выходных откликов тестируемой схемы.

3.4. Алгоритм минимизации структуры справочника-классификатора выходных откликов тестируемой схемы.

3.5. Выводы.

ГЛАВА 4. ИССЛЕДОВАНИЕ ПОДСИСТЕМЫ САПР

ТЕСТИРОВАНИЯ И РЕЗУЛЬТАТЫ ЭКСПЕРИМЕНТА.

4.1. Расчет тестовых воздействий и формирование справочника-классификатора на примере полосового фильтра.

4.2. Тестирование множественных неисправностей на примере двустабильного фильтра.

4.3. Выводы.

Современная микроэлектроника является самой динамично развивающейся отраслью мировой индустрии. Интегральные технологии на сегодняшний день являются определяющим фактором при разработке высокоэффективной микроэлектронной аппаратуры (МЭА) для широкого диапазона приложений в различных отраслях промышленности.

Одним из направлений в микроэлектронике является проектирование и производство смешанных интегральных схем, объединяющих на одной подложке аналоговую и цифровую подсхемы. Потребность в устройствах этого типа объясняется использованием цифровой обработки сигналов (DSP) в широком диапазоне приложений, таких как обработка аудиовизуальных данных, компьютерные, сетевые и телекоммуникационные технологии, в особенности беспроводная и сотовая связь, транспортная электроника, биомедицинские приборы и т.д., что обусловлено необходимостью одновременной обработки аналоговых и цифровых сигналов с целью получения результатов в режиме реального времени и более высокого качества за счет расширения частотных и амплитудных диапазонов работы электронных устройств, повышения информационной и функциональной насыщенности процессов.

Рост потребности в смешанных интегральных схемах привел к необходимости развития методов и средств проектирования устройств данного класса. В настоящее время множество САПР, в основном зарубежных, позволяют проектировать широкую номенклатуру смешанных ИМС. Одновременно с этим постоянно растет необходимость развития методов и средств тестирования ИМС на всех этапах жизненного цикла, существенно сокращающих затраты времени и ресурсов при производстве ИМС. Это вызвано изменениями в технологическом процессе, ростом функциональной сложности ИМС, постоянным снижением доступа к внутренним компонентам для прямых методов контроля параметров ИМС вследствие миниатюризации.

Для обеспечения высокой производительности и качества ИМС до половины ресурсов на всех этапах изготовления отводится на различные виды тестирования и диагностики неисправностей, которые применяются:

- в процессе производства электронных изделий (выход годных);

- в процессе эксплуатации (сбои, нарушения в работе).

Процедуры тестирования, проводимые на всех этапах процесса производства ИМС, включая проверку кремниевых пластин, кристаллов и корпусированных устройств, позволяют минимизировать общую стоимость контроля качества продукции; согласно "правилу десяти", стоимость обнаружения неисправного компонента в партии увеличивается десятикратно на каждом последующем уровне производственного цикла. Актуальным направлением в области современного автоматизированного проектирования ИМС является разработка методик, позволяющих проектировать интегральные схемы, для которых тестирование значительно упрощается за счет введения тестирующих подсхем или специального преобразования исходных схем с целью увеличения контролируемости, а также разработки тестовых последовательностей, основываясь на результатах схемотехнического анализа. Данный подход позволяет использовать функциональные особенности ИМС, что особенно важно для аналоговых и смешанных интегральных схем.

Аналоговые схемы с функциональной точки зрения более чувствительны к возникновению неисправностей, чем цифровые. Это объясняется влиянием дефектов на параметры схемы. Для цифровых ИМС небольшие отклонения часто не заметны, в силу ограниченного числа уровней сигналов. Поэтому в настоящее время основным способом тестирования смешанных ИМС являются методы функционального тестирования. Актуальными задачами реализации данных подходов являются: выбор типа тестовых воздействий, выбор контролируемых параметров и узлов, формирование компактных тестовых последовательностей (наборов воздействий), анализ выходных откликов схемы на тестовые воздействия. Особенную актуальность приобретают методики, позволяющие осуществлять тестирование как в выделенном {off-line), так и в рабочем режиме {on-line). Это позволяет реализовывать самотестируемые интегральные компоненты, что в свою очередь делает возможным реализацию тестирования на уровне печатных плат и систем. Для цифровых ИМС данный подход стандартизован и реализуется на основе граничного сканирования (ГС) (IEEE 1149.1).

В области программного обеспечения (ПО) тестирования в настоящее время наблюдается отсутствие средств разработки тестов для аналоговых и смешанных ИМС. Актуальной задачей является создание подсистем САПР анализа и синтеза тестов, сопрягаемых со стандартными САПР схемотехнического анализа аналоговых и смешанных ИМС.

Целью работы является развитие математического и программного обеспечения подсистем САПР тестирования аналоговых и смешанных интегральных схем и разработка подсистемы САПР для формирования эффективных и компактных многочастотных тестовых последовательностей. Для достижения данной цели в работе ставятся и решаются следующие задачи:

1. Разработка методики выбора частот синусоидального тестового сигнала на основе анализа чувствительности параметров схемы.

2. Разработка методики формирования компактного набора тестовых последовательностей, включающих частоты входного сигнала, контролируемые параметры и контрольные точки схемы, что позволит уменьшить время, снизить затраты на проведение тестирования и повысить эффективность тестов.

3. Разработка методики и алгоритма минимизации структуры ней-роморфного справочника-классификатора выходных откликов схемы на основе метода отсечки, позволяющей уменьшить затраты ресурсов для хранения справочника-классификатора и повысить скорость классификации.

4. Разработка структуры и алгоритмов подсистемы проектирования тестовых последовательностей, реализация их в виде модулей на языке МАТЪАВ, что позволит достичь межплатформной переносимости и упростить наращивание подсистемы в дальнейшем.

5. Реализация разработанных методик и алгоритмов для построения пакета прикладных программ подсистемы проектирования тестовых последовательностей для аналоговых и смешанных ИМС.

Научная новизна работы. Новые научные результаты, полученные в работе, состоят в следующем:

1. Предложен подход к многочастотному функциональному тестированию аналоговых и смешанных ИМС. Разработана методика расчета тестовых частот на основе анализа чувствительности, позволяющая находить точные значения частот, при которых влияние неисправностей на выходные параметры ИМС максимальное.

2. Разработана и исследована методика формирования компактного набора тестовых последовательностей на основе моделирования тестируемой схемы в виде двудольного графа.

3. Разработан и исследован подход к структурной минимизации ней-роморфного справочника-классификатора выходных откликов тестируемой схемы на основе метода отсечки, отличающийся учетом активности синапсов нейронной сети при уничтожении малозначащих связей.

4. Разработан и исследован алгоритм структурной минимизации нейронной сети, позволяющий снизить размерность массивов для хранения нейронной сети и повысить скорость классификации данных (выходных откликов тестируемой схемы).

Практическая ценность. Разработанные в работе методики и алгоритмы могут найти применение при разработке ПО различных САПР. Открытость архитектуры подсистемы тестирования позволяет включать новые модули и реализовывать пользовательские сценарии тестирования для различных классов устройств. Получаемый в результате процесса обучения справочник -классификатор выходных откликов может быть реализован в виде ИМС.

Реализация и внедрение результатов работы. На основе результатов работы разработано программное обеспечение, внедренное в учебный процесс кафедры "Информатики и вычислительной техники", на ООО "Диск", г. Владимир и в/ч 35533.

Апробация работы. Основные положения и результаты работы докладывались на следующих семинарах и конференциях:

- 5th International Conference "Mixed Design of Integrated Circuits and Systems (MIXDES)" (Lodz, Poland, 1998);

- Межвузовская научно-техническая конференция "Микроэлектроника и информатика" (Москва, 1997);

- Международная научно-техническая конференция "Нечеткая логика, интеллектуальные системы и технологии" (Владимир, 1997);

- Всероссийская научно-техническая конференция студентов и аспирантов "Радиоэлектроника, микроэлектроника, системы связи и управления" (Таганрог, 1997);

- II Международная научно-техническая конференция "Перспективные технологии в средствах передачи информации" (Владимир, 1997);

- II Всероссийская научно-техническая конференция с международным участием "Электроника и информатика" (Зеленоград, 1997);

- V Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика" (Зеленоград, 1998);

- НТК профессорско-преподавательского состава ВлГУ (1996 - 1999 годы).

На защиту выносятся:

1. Методика расчета тестовых частот на основе анализа чувствительности тестируемой схемы.

2. Подход к формированию компактного набора тестовых последовательностей на основе модели схемы в виде двудольного графа.

3. Методика минимизации структуры нейроморфного справочника-классификатора выходных откликов тестируемой схемы на основе метода отсечки.

4. Структура, алгоритмы и программы подсистемы тестирования аналоговых и смешанных ИМС.

Публикации по работе. По теме диссертации опубликовано 11 печатных работ, из них 2 - в материалах Европейских конференций, 1 статья в сборнике научных трудов и 9 тезисов докладов на международных и российских научно-технических конференциях.

Структура работы. Диссертация состоит из введения, четырех глав и заключения. Основная часть диссертации изложена на 141 странице машинописного текста. Диссертация содержит 51 рисунок и 13 таблиц. Библиография включает 112 наименований.

- 1374.3. Выводы

1. Исследован метод многочастотного тестирования на примере линейного полосового фильтра. Проведен расчет тестовых воздействий. Получена компактная тестовая последовательность частот входного синусоидального воздействия. Выяснено, что данная тестовая схема может быть полностью протестирована в двух контрольных узлах. Сформированы справочники-классификаторы неисправностей. На примере справочника-классификатора для выходного узла схемы исследован маршрут проектирования и реализации нейронной сети.

2. Исследован метод структурной минимизации. Установлено, что наибольшей эффективности данный подход достигает при использовании ква-зи-Ньютоновского (ВРОБ) алгоритма обучения. Включение алгоритма отсечки несущественных связей в модули обучения нейронной сети не оказало чрезмерного влияния на скорость сходимости процесса обучения.

3. Исследование результатов проверки качества классификации откликов неисправной схемы позволяет сделать вывод, что достигнута приемлемая точность классификации, близкая к предельной производительности классифицирующих нейронных сетей на основе алгоритма обратного распространения погрешности.

4. Исследован комплекс программ подсистемы тестирования. Уточнены и доработаны подпрограммы связи пакетов схемотехнического моделирования и подсистемы тестирования.

ЗАКЛЮЧЕНИЕ

Проведенное исследование в области методов и средств тестирования и диагностики интегральных схем показало необходимость развития математического и программного обеспечения подсистем САПР функционального тестирования смешанных ИМС. Растущая сложность устройств и требований к надежности систем на основе интегральных технологий приводят к необходимости разработки и реализации САПР, обеспечивающих одновременное проектирование устройств и тестов для проверки его работоспособности. Требования заказчиков заставляют разработчиков современных средств тестирования искать подходы для реализации комплексного тестирования на всем жизненном цикле ИМС.

Смешанные ИМС - это особый класс интегральных схем, сочетающих в себе аналоговую и цифровую подсхемы. В области цифрового тестирования в настоящее время имеется множество методов и средств, позволяющих обнаруживать все виды функциональных и структурных неисправностей. В области аналогового тестирования наблюдается отсутствие методов, сочетающих в себе эффективность функционального контроля и экономичность методов встроенного самотестирования. Одной из основных функций аналоговой подсхемы в смешанных ИМС является фильтрация и усиление входных сигналов для последующей цифровой обработки. Основными задачами работы явились совершенствование подхода к функциональному тестированию в частотной области и разработка подсистемы САПР для реализации предложенного подхода.

В диссертационной работе получены следующие основные результаты:

1. Проведено исследование состояния в области тестирования ИМС. Проведена классификация методов тестирования для цифровых и аналоговых ИМС. Исследовано состояние в области САПР тестирования. Показано, что функциональный подход является одним из самых эффективных для тестирования смешанных ИМС. Отсутствие САПР аналогового тестирования ставит актуальную задачу разработки систем проектирования тестовых последовательностей. В силу постоянного развития интегральной схемотехники методы тестирования также претерпевают изменения, поэтому создаваемые САПР тестирования должны обладать гибкостью и открытостью для включения новых средств формирования тестовых последовательностей.

2. Разработан подход к функциональному многочастотному тестированию. Решена задача расчета тестовых частот синусоидального входного сигнала на основе анализа чувствительности параметров схемы к изменениям в компонентах. Данный подход позволяет находить точные значения частот, при которых выходные параметры схемы наиболее чувствительны к возникновению неисправностей в отличие от существующих методик, оценивающих частотные диапазоны максимального проявления неисправностей в схеме. Предложен подход к анализу покрытия неисправностей путем расчета относительных отклонений в компонентах в частотной области. Предложен подход к выбору наиболее эффективной тестовой последовательности на основе моделирования отношений между компонентами и параметрами схемы в виде двудольного графа. Предлагаемое развитие метода многочастотного тестирования отличается от существующих методик тем, что количество контролируемых параметров схемы сведено к минимуму и не превышает двух для каждого контрольного узла.

3. Предложен подход к формированию справочника-классификатора неисправностей. Проблема эффективной классификации выходных откликов схемы решается на основе реализации нейронной сети обратного распространения ошибки, одного из наиболее эффективных средств распознавания образов. В основе работы справочника-классификатора лежит алгоритм оптимизации параметров нейронной сети одной из разновидностей метода оптимизации Ньютона. Отличительной особенностью нейронного подхода является быстрота классификации и малые затраты ресурсов на хранение справочника.

4. Предложен метод структурной минимизации нейронной сети на основе метода отсечки. Вследствие произвольно назначаемой начальной структуры нейронной сети, в ней могут присутствовать синаптические связи и нейроны с пренебрежимо малыми весовыми коэффициентами, практически не участвующими в принятии решения. Большинство существующих подходов основано на отсечке таких связей, но в них не учитывается объем информации, проходящий через каждый конткретный синапс нейрона. Это приводит к увеличению погрешности классификации и неточным результатам распознавания. Предлагаемый подход оценивает информационный поток через каждый нейрон в каждом слое нейронной сети, после чего весовые коэффициенты пересчитываются на основе проверки соблюдения правил отсечки, проверяющих весовые коэффициенты и значение среднеквадратической ошибки на выходе сети.

5. Предложена структура программного обеспечения подсистемы САПР тестирования, реализующего подход к многочастотному функциональному тестированию и формированию справочника-классификатора выходных откликов схемы. Показывается эффективность открытой архитектуры комплекса, состоящего из ряда модулей на языке МАТЪАВ.

6. Предложены и реализованы алгоритмы формирования многочастотных тестовых последовательностей. Реализованы подпрограммы обработки данных, предназначенные для обмена информацией между пакетами схемотехнического проектирования и подсистемой тестирования.

7. Исследован ряд аналоговых схем, полностью соответствующих классам устройств, для которых предлагаемая подсистема САПР формирует тестовые последовательности. Получены тестовые последовательности, позво

- 141 ляющие обнаруживать до 95% неисправностей. В результате обучения получены справочники-классификаторы, не содержащие синаптических связей с близким к нулевому информационным потоком.

1. Автоматизированный тестовый контроль производства БИС / С.С. Булгаков, Д.Б. Десятов, С.А. Еремин, В.В. Сысоев. - М.: Радио и связь, 1992.- 192 с.

2. Бэндлер Дж., Салама А. Э. Диагностика неисправностей в аналоговых цепях. ТИИЭР, том 73, №8,1985, с. 35-87.

3. Влах И., Сингхал К. Машинные методы анализа и проектирования электронных схем. М.: Радио и связь, 1988.

4. Готра З.Ю., Николаев И.М. Контроль качества и надежность микросхем. М.: Радио и связь, 1989. - 168 с.

5. Калахан Д. Методы машинного расчета электронных схем. М.: Мир, 1970.

6. Крылов В.П. Методы и средства параметрического контроля интегральных микросхем: Учеб. пособие / Владим. гос. ун-т, Владимир, 1998 52 с.

7. Неразрушающий контроль элементов и узлов радиоэлектронной аппаратуры. / Б.Е. Бердичевский, Л.Г. Дубицкий, Г.М. Сушинцев, А.П. Агеев; Под ред. Б.Е. Бердичевского. М.: Сов. радио, 1976. 296 с.

8. Основы автоматизации схемотехнического проектирования: Уч. пособие / В.Н. Ланцов; Владим. гос.техн.ун-т. Владимир, 1996.- 88 с.

9. Рудаков О.В. Алгоритм диагностики аналоговых нелинейных схем. // Микроэлектроника и информатика: Тез. докл. Межвуз. НТК. Ч. 2. М.: МГИЭТ (ТУ), 1997. С. 27.

10. Рудаков О.В., Ланцов В.Н. Диагностика нелинейных радиочастотных аналоговых схем // Электроника и информатика: Тез. докл. II Всероссийская НТК с международным участием. Ч. 2. М.: МИЭТ, 1997. С. 38-39.

11. Рудаков О.В., Ланцов В.Н., Мосин С.Г. Метод многочастотногофункционального тестирования линейных аналоговых интегральных схем // Обработка и анализ данных. / Отв. ред. С.С.Садыков, P.C. Садуллаев -Ташкент: НПО «Кибернетика» АН РУз, 1998. с. 211-220.

12. Рудаков О.В. Обзор средств встроенного самотестирования цифровых, аналоговых и аналого-цифровых схем // Радиоэлектроника, микроэлектроника, системы связи и управления: Тез. докл. Всеросс. НТК студентов и аспирантов. Таганрог, 1997. С. 121-122.

13. Рудаков О.В., Ланцов В.Н., Мосин С.Г. Тестирование аналоговых схем с использованием расчета чувствительности // Микроэлектроника и информатика: Тез. докл. V Всеросс. Межвуз. НТК студентов и аспирантов. Ч 1. М.: МИЭТ, 1998. С. 67.

14. Рудаков О.В., Ланцов В.Н. Тестирование и диагностика аналоговых и смешанных ИС // Перспективные технологии в средствах передачи информации: Тез. докл. 2-й Междунар. НТК / Под ред. А.Г. Самойлова. Гаврилов-Посад: Институт оценки земли, 1997. С. 150.

15. Рудаков О.В. Функциональное тестирование аналоговых интегральных схем // Физика и радиоэлектроника в медицине ибиотехнологии: Материалы III межд.науч.-техн.конф. Под ред. Л.Т.Сушковой. Гаврилов-Посад: Институт оценки земли, 1998. - с. 180183.

16. Чуа Л.О., Пен Мин Лин. Машинный анализ электронных схем. -М.: Энергия, 1981.

17. O.V.Rudakov, V.N.Lantsov, S.G.Mosin. Signature Analyzer and Classifier for Analog Circuits Diagnosis Based on Neural Network // Proc. of 5th Int. Conf. Mixed Design of Integrated Circuits and Systems. Lodz, Poland, 18-20 June, 1998. P.345-348.

18. M.A. Breuer, A.D. Friedman. Diagnosis and reliable design of digital systems. New York: Computer Science, 1976.

19. D.B. Armstrong. On finding a nearly minimal set of fault detection tests for combinational logic nets. IEEE Trans. Comput., vol. EC-15, Feb. 1966, pp. 66-73.

20. S. Barton. Characterization of high-speed (above 500MHz) devices using advanced ATE-techniques, results and device problems. In Proc. Int. Test Conf., Sept. 1989, pp. 860-868.

21. P. Goel. An implicit enumeration algorithm to generate tests for combinational logic circuits. IEEE Trans. Comput., vol. C-30, Mar. 1981, pp. 215222.

22. M. Schulz, M.E. Trischler, T.M. Sarfert. SOCRATES: A highly efficient automatic test pattern generation system. IEEE Trans. Computer-Aided Design, vol. 7, Jan. 1988, pp. 126-137.

23. Y.K. Malaiya, Y.H. Su. A new fault model and testing technique for CMOS devices. IEEE Test Conf., 1982.

24. Y.M. El-Ziq, Y.H. Su. Fault diagnosis of MOS combinational networks. IEEE Trans. Comput., vol. C-31, Feb. 1982, pp. 129-139.

25. N.K. Jha. Multiple stuck-open fault detection in CMOS logic circuits. IEEE Trans. Comput., vol. 37, Apr. 1988, pp. 426-432.

26. R.L. Wadsack. Fault modeling and logic simulation in CMOS and MOS integrated circuits. Bell Syst. Tech. J., vol. 57, May-June 1978, pp. 14491474.

27. M.J. Chalkley. On test generation for IDDq testing of bridging faults in CMOS circuits. IEEE Int. Test Conf., 1991.

28. N.K. Jha, Q. Tong. Detection of multiple input bridging and stuck-on faults in CMOS logic circuits using current monitoring. In Proc. Euro. Design Automation Conf., 1990, pp. 350-354.

29. Y.K. Malaiya, A.P. Jayasumana, R. Rajsuman. A detailed examination of bridging faults. In Proc. Int. Conf. Comput. Design, 1986, pp. 78-81.

30. P. Banerjee, J.A. Abraham. Characterization and testing of physical failures in MOS logic circuits. IEEE Design Test Comput., vol. 1, Aug. 1984, pp. 602-612.

31. J.P. Hayes. Pseudo-boolean logic circuits. IEEE Trans. Comput., vol. C-35, July 1986, pp. 602-612.

32. R. Dekker, L. Beenker, L. Thijssen. A realistic fault model and test algorithm for SRAMs. IEEE Trans. Computer-Aided Design, vol. 9, June 1990, pp. 567-572.

33. F.J. Ferguson, J.P. Shen. Extraction and simulation of realistic CMOS faults using inductive fault analysis. In Proc. Int. Test Conf., Sep. 1988, pp. 475-484.

34. J. Khare, W. Maly. Inductive contamination analysis (ICA) with SRAM application. In Proc. Int. Test Conf., Oct. 1995, pp. 350-354.

35. W. Maly, F.J. Ferguson, J.P. Shen. Systematic characterization of physical defects for fault analysis of MOS IC cells. IEEE Design Test Comput., vol. 2, Dec. 1985, pp. 13-26.

36. M. Sachdev, B. Atzema. Industrial relevance of analog IFA: a fact or a fiction. In Proc. Int. Test Conf., Oct. 1995, pp. 61-70.

37. P. Agrawal, V.D. Agrawal, S.C. Seth. A new method for generating tests for delay faults in non-scan circuits. In Proc. 5th Int. Conf. VLSI Design, Jan. 1992, pp. 4-11.

38. D. Bhattacharya, P. Agrawal, V.D. Agrawal. Test generation for path delay faults using binary decision diagrams. IEEE Trans. Comput., vol. 44, Mar. 1995, pp. 434-447.

39. S. Bose, P. Agrawal, V.D. Agrawal. Logic systems for path delay test generation. In Proc. Euro. Design Automation Conf., Sep. 1993, pp. 200-205.

40. K.T. Cheng, S. Devadas, K. Kuetzer. Delay fault test generation and synthesis for testability under a standard scan design methodology. IEEE Trans. Computer-Aided Design, vol. 12, Aug. 1993, pp. 1217-1231.

41. K. Fuchs, F. Fink, M.H. Schulz. DYNAMITE: An automatic test pattern generation system for path delay faults. IEEE Trans. Computer-Aided Design, vol. 10, Oct. 1991, pp. 1323-1325.

42. V.S. Iyengar, B.K. Rosen, I. Spillinger. Delay test generation 1 & 2. In Proc. Int. Test Conf., Sep. 1988, pp. 857-876.

43. P.C. McGeer, A. Saldanha, P.R. Stephan, R.K. Bryton, A.L. Sangiomvanni-Vincentelli. Timing analysis and delay-fault test generation using path-recursive functions. In Proc. Int. Conf. Computer-Aided Design, Nov. 1991, pp. 180-183.

44. A.K. Pramanick, S.M. Reddy. On unified delay fault testing. In Proc. 6th Int. Conf. VLSI Design, Jan. 1993, pp. 265-268.

45. P.C. Maxwell, R.C. Aitken. IDDq testing as a component of a test suite: the need for several fault coverage metrics. J. Electron Testing: Theory and Applicat. (JETTA), vol. 3, Dec. 1992, pp. 305-316.

46. J.M. Soden, C.F. Hawkins. IDDq testing and defect classes a tutorial. Proc. Custom Integrated Circuits Conf., May 1995.

47. R.Z. Makki, S.-T. Su, T. Nagle. Transient power supply current testing of digital CMOS circuits. In Proc. Int. Test Conf., Oct. 1995, pp. 892-901.

48. B. Vinnakota. Monitoring power dissipation for fault detection. In Proc. VLSI Test Symp., May 1996, pp. 483-488.

49. Special Issue on Partial Scan Methods. J. Electron. Testing: Theory and Applicat. (JETTA), vol. 7, Aug./Oct. 1995.

50. IEEE Standard Test Access Port and Boundary-Scan Architecture. IEEE Computer Society, 1990 (additions 1993).

51. M. Marzouki, A. Osseiran. The IEEE Boundary Scan Standard: a Test Paradigm to Ensure Hardware System Quality. Quality Engineering Journal, vol. 8, no. 4, 1996, pp. 635-645.

52. C.M. Maunder, R.E. Tullos. The Test Access Port and Boundary Scan Architecture. New York: IEEE Computer Society Press, 1990.

53. M. Abramovici, M.A. Breuer, A.D. Friedman. Digital system testing and testable design. New York: Computer Science, 1990.

54. V.D. Agrawal, C.J. Lin, P. Rutkowski, S. Wu, Y. Zorian. BIST for digital IC's. AT&T Tech. J., Mar./Apr. 1994, pp. 30-39.

55. M. Franklin, K.K. Saluja, K. Kinoshita. Row/column pattern sensitive fault detection in RAM's via built-in self test. In Proc. 9th Int. Symp. Fault-Tolerant Comput., June 1989, pp. 36-43.

56. P. Mazumdar, J.H. Patel, W.K. Fuchs. Design and algorithms for parallel testing of random-access and content-addressable memories. In Proc. Design Automat. Conf., July 1987, pp. 688-694.

57. Y. You, J.P. Hayes. A self-testing dynamic RAM chip. IEEE J. Solid

58. State Circuits, vol. SC-20, Feb. 1985, pp. 428-435.

59. Y. Zorian, A.J. Van de Goor, I. Schanstra. An effective BIST scheme for ring-address type FIFO's. In Proc. Int. Test Conf., Oct. 1994, pp. 378-387.

60. P. Bardell, W. McAnney, J. Savir. Built-in self test for VLSI pseudorandom technique. New York: Wiley, 1987.

61. M.M. Pradhan, E. O'Brien, S.L. Lam, J. Beausang. Circular BIST with partial scan. In Proc. Int. Test Conf., Sep. 1988, pp. 719-729.

62. E.J. McCluskey. Verification testing A pseudo-exhaustive testing technique. IEEE Trans. Comput., vol. 3, June 1984, pp. 541-546.

63. B. Courtois, M. Lubaszewski. From digital to analog self-checking circuits. From TIMA Laboratory Annual Report, 1996, pp. 247-261.

64. J.E. Smith, G. Metze. Strongly fault secure logic networks. IEEE Trans, on Comput., vol. C-27, no. 6, June 1978, pp. 179-194.

65. M. Nicolaidis, I. Jansch, B. Courtois. Strongly code disjoint checkers. In. Proc. 14th FTCS, 1984, pp. 320-329.

66. M. Nicolaidis, B. Courtois. Layout rules for the design of self-checking circuits. In Proc. VLSI Conf., Aug. 1985, pp. 159-178.

67. M. Nicolaidis, B. Courtois. Design of self-checking circuits using unidirectional error detecting codes. In Proc. 16th FTCS, June 1985, pp.650-662.

68. M. Nicolaidis. Shorts in self-checking circuits. In Proc. Int. Test Conf., Sep. 1987, pp. 431-438.

69. V. Kolarik, S. Mir, M. Lubaszewski, B. Courtois. Analog checkers with absolute and relative tolerances. IEEE Trans, on Computer-Aided Design of Integrated Circuits and Systems, vol. 14, no. 5, May 1995, pp. 1-6.

70. V. Kolarik, S. Mir, M. Lubaszewski, B. Courtois. Unified testing of fully differential integrated circuits. TIMA Laboratory Annual Report, 1996, pp. 27-29.

71. S. Mir, M. Lubaszewski, B. Courtois. Unified built-in self test for fully differential analog circuits. J. of Electr. Testing: Theory and Appl. (JET

72. TA), Kluwer Academic Publ., 1996, no. 2, pp. 1-21.

73. M. Lubaszewski, S. Mir, B. Courtois. Design of reliable fail-safe mixed-signal systems. TIMA Laboratory Annual Report, 1996, pp. 30-33.

74. M. Slamani, B. Kaminska. T-BIST: a built-in self test for analog circuits based on parameter translation. In Proc. IEEE Asian Test Symp., Nov. 1993, pp. 172-177.

75. S. Khaled, B. Kaminska, B. Courtois, M. Lubaszewski. Frequency-based BIST for analog circuit testing. In Proc. IEEE VLSI Test Symp., 1995, pp. 54-59.

76. M. Slamani, B. Kaminska, G. Quesnel. An integrated approach for analog circuit testing with a minimum number of detected parameters. In Proc. IEEE Int. Test Conf., 1994, pp. 631-640.

77. M.J. Ohletz. Hybrid built-in self test (HBIST) for mixed analog/digital integrated circuits. In Proc. 2nd European Test Conf., 1991, pp. 307-316.

78. B. Konemann, J. Mucha, G. Zwiehoff. Built-in logic block observation techniques. In Proc. IEEE Test Conf., 1979, pp. 37-41.

79. V. Kolarik, S. Mir, M. Lubaszewski, B. Courtois. Analog built-in block observer. TIMA Laboratory Annual Report, 1996, pp. 29-30.

80. M. Lubaszewski, S. Mir, L. Pulz. ABILBO: Analog built-in block observer. AMATIST ESPRIT-III Basic Research Project. TIMA Laboratory Annual Report, 1997.

81. M. Marzouki, V.C. Alves, A.R. Antunes. High-level synthesis for testability. In Proc. 2nd IEEE Int. Test Synt. Workshop, 1995, pp. 1-6.

82. M. Marzouki, V.C. Alves, A.R. Antunes, W. Maroufi. Global test scheduling and control in a HL-SFT environment. TIMA Laboratory Annual Report, 1995, pp. 305-314.

83. M. Marzouki, B. Courtois, V.C. Alves. High-level synthesys for testability: Where should we go from? TIMA Laboratory Annual Report, 1994, pp. 190-193.

84. E.A. Sloan. Transfer function estimation. Part 1. Theoretical and practical considerations. In Proc. Int. Test Conf., 1984, pp. 426-439.

85. F.J. Langley. Testing analog VLSI with pulse techniques. In Proc. Int. Test Conf., IEEE CS Press, 1985, p. 250.

86. H. Dai, M. Souders. Time-domain testing strategies and fault diagnosis for analog systems. IEEE Trans. Instrum. and Meas., vol. 39, no. 1, Feb. 1990, pp. 157-162.

87. A. McKeon, A. Wakeling. Fault diagnosis in analog circuits using AI techniques. In Proc. Int. Test Conf., IEEE CS Press, 1989, pp. 118-123.

88. S. Mir, M. Lubaszewski, V. Kolarik, B. Courtois. Optimal ATPG for analogue built-in self-test and fault diagnosis. TIMA Laboratory Annual Report, 1993, pp. 168-173.

89. N.B. Hamida, B. Kaminska. Analog circuit testing based on sensitivity computation and new circuit modeling. In Proc. Int. Test. Conf., 1993, pp. 652-661.

90. K Arabi, B. Kaminska. Testing analog and mixed-signal integrated circuits using oscillation-test method. IEEE Trans. Computer-Aided Design of Int. Circuits and Systems, vol. 16, no. 7, July 1997, pp. 745-753.

91. S. Mir, M. Lubaszewski, B. Courtois. Fault-Based ATPG for Linear Analog Circuits with Minimal Size Multifrequency Test Sets. Journal of Elec-tr. Testing: Theory and Applications (JETTA), Kluwer Academic Publishers, 1996.

92. M. Slamani, B. Kaminska. Analog Circuit Fault Diagnosis Based on Sensitivity Computation and Functional Testing. IEEE Design and Test of Computers, March 1992, pp. 30-39.

93. F. Mohamed, M. Marzouki. Test and Diagnosis of Analog Circuits: When Fuzzines can Lead to Accuracy. Journal of Electr. Testing: Theory and Applications (JETTA), Kluwer Academic Publishers, no. 9, 1996, pp. 1-15.

94. M. Genesereth. The Use of Discriptions in Automated Diagnosis. Artificial Intelligence, № 24(1), 1984, pp. 411-436.

95. J. DeKleer, C. Williams. Diagnosing Multiple Faults. Artificial Intelligence, № 32, 1987, pp. 97-129.

96. P. Dague, O. Jhel, P. Taillibert. An Interval Propagation and Conflict Recognition Engine for Diagnosing Continous Dynamic Systems. In Lecture Notes in Artificial Intelligence, vol. 462, Springer-Verlag, Vienna, September, 1990.

97. J. DeKleer, J.S. Brown. A Qualitative Physics Based on Confluences. Artificial Intelligence, № 24, 1984.

98. K.D. Forbus. Qualitative Process Theory. Artificial Intelligence, № 24, 1984.

99. B. Kuipers. Qualitative Simulation. Artificial Intelligence, № 29,1986, pp. 289-338.

100. F. Mohamed, M. Marzouki, F. Novak, A. Biasizzo. A Fuzzy Logic Approach for Analog Circuit Diagnosis. In Proc. Int. Mixed Signal Testing Workshop, June, 1995, pp. 101-106.

101. B. Kosko. Neural Networks and Fuzzy Systems, Prentice Hall, 1991.

102. M. Slamani, B. Kaminska. Multifrequency Testability Analysis for Analog Circuits. In Proc. IEEE VLSI Test Symposium, April 1994, pp. 54-59.

103. A. Veluswami, M.S. Nakhla, Q.-J. Zhang. The Application of Neural Network to EM-Based Simulation and Optimization of Interconnects in High-Speed VLSI Circuits. IEEE Trans, on Microwave Theory and Techniques, vol. 45, no. 5, May 1997, pp. 712-723.

104. V.B. Rao, H.V. Rao. C++. Neural Networks and Fuzzy Logic. Second Edition. BPB Publications. B-14, Connaught Place, New Dehli 110001, pp. 551.

105. R. Spina, S. Upadhyaya. Linear Circuit Fault Diagnosis Using Neu-romorphic Analyzers. IEEE Trans, on Circuit and Systems II: Analog and Digital Signal Processing, vol. 44, no. 3, March 1997, pp. 188-196.- 153

106. R.P. Lippmann. An Introduction to Computing with Neural Networks. IEEE ASSP Magizine, April 1987, pp. 4-22.

107. D.R. Hush, B.G. Home. Progress in Supervised Neural Networks -What's New Since Lippmann. IEEE Signal Processing Magazine, January 1993.

108. G.W. Roberts. Metrics, Techniques and Recent Developments in Mixed Signal Tesing. Proc. of the IEEE/ACM International Conference on Computer Aided Design, San Jose, California, November 1996.

109. S. Mir, M. Lubaszewski, V. Kolarik, B. Courtois. Automatic Test Generation for Maximal Diagnosis of Linear Analog Circuits. Proc. of the ED &TC, 1996.

110. Haykin S. Neural Networks. A Comprehensive Foundation. Second Edition.Prentice-Hall International Inc., 1999.

111. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

112. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

113. Средства САПР тестопригодного проектирования (DFT) цифровых и аналоговых ИМС (продолжение)

114. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

115. FastScan Diagnostics Полное, частичное и граничное сканирование Диагностика шаблонов FastScan, не прошедших тест, изоляция сбоя Mentor, Synopsys, Verilog и VHDL -описания Отчет о наиболее вероятных причинах сбоев UNIX $ 39500

116. DFT Advisor Полное, частичное и граничное сканирование Анализ тестируемости; DRC; синтез тестов: выбор типа сканирования, вставка тестовой логики Mentor, Synopsys, Verilog и VHDL -описания Драйверы ATPG; отчеты; Verilog, VHDL описа ния схем UNIX $ 20000

117. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

118. Mentor Graphics BSD Architect JTAG Синтез тестов на у ровне RTL по стан дарту IEEE 1149.1 для ASIC. Генерация тестов на HDL и BSDL-моделей Verilog и VHDL -описания Verilog и VHDL RTL-описания UNIX $ 25000

119. DFT Insight DFT Граф. интерфейс для усиления процесса генерации и отладки тестов. Правила проект, тестов для полностью и частично сканируемых схем Verilog, VHDL-описания Графический дисплей для фрагментов схем UNIX $ 25000

120. F lexTest & FaultSim Моделирование дефектов и IDDQ Моделирование дефектов для фун-кцион. шаблонов. Ранжирование по SSL и IDDQ сбоям Mentor, Synopsys, Verilog, VHDL- описания Тестовые шаблоны UNIX $ 29500

121. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

122. IST Architect BIST для логики Синтез BIST-KOH-троллера и межсоединений логических блоков и граничного сканирования. Генерация теста на VHDL/Verilog Verilog или VHDL- описание HDL RTL-описания, тестовые последовательности, драйвер теста UNIX $ 75000

123. Quick Fault II Симулятор временных дефектов общего назначения для SSL-сбоев Моделирование временных сбоев; графическая обратная связь для ASIC, МСМ и плат Mentor описание схемы Графическая и ASCII статистика дефектов UNIX $ 41250

124. Quick Grade II Покрытие дефектов Вероятностный анализ дефектов; графическая обратная связь для ASIC, МСМ и плат Mentor описание схемы Графическая и ASCII статистика дефектов UNIX $ 19370

125. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

126. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

127. SynTest Technologies TurboFault Симулятор дефектов для ранжирования векторов Моделирование одновременных (конкурентных) дефектов Описание схемы на вент, уровне Е01Р,Уеп1о& УНЭЬ Отчеты о ранжировании векторов; списки дефектов Solaris, SunOS $ 50000

128. Systems Sience PowerFault- ^"DDQ ^DDQ 10Ш2 тестирование для Уепк^-схем. Выбор и оптимиз. тестовых векторов, вычисление покрытия дефектов Описание схемы на Уепк^ и библиотеки Отчеты ASCII HP-UX, SGI, Solaris, SunOS $ 34500

129. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

130. НТХ DRC RTL для полностью и частично ска-нир. схем Контроль правил проектирования (DRC) Verilog-RTL схем для сканируемого DFT-метода Verilog-описание Verilog-кoд с наруш. правилами проектирования и отчеты UNIX $ 35000

131. FaultSim Моделир-е дефектов Симулятор функциональных тестов для ASIC и 1С EDIF, Synopsys, Verilog, VHDL-описа-ния; функц. тест, векторы Отчеты о покрытии дефектов UNIX $ 35000

132. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

133. Parallel TestGen ATPG сканируемых схем ATPG частич. и по лн. сканир. схем (в паре с Sunrise TestGen) EDIF, Synopsys, Verilog, VHDL- описания Тест.векторы и отчеты о дефектах (как Тез10еп) UNIX $ 25000

134. Фирма Название САПР Тип теста Описание Входные данные Выходные данные Платформа Стоимость

135. Viewlogic Systems Parallel FaultSim Распред. моделирование дефектов Моделирование распределенных дефектов в схеме при работе вместе с FaultSim 8упорзуз, Уепк^, УНБЬ-описания Отчеты о покрытии дефектов UNIX $ 5000