автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.12, диссертация на тему:Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти

На правах рукописи

Саргсян Вреж Каренович

ИССЛЕДОВАНИЕ И РАЗРАБОТКА МЕТОДОВ АВТОМАТИЗАЦИИ ПРОЕКТИРОВАНИЯ СФ-БЛОКОВ, ОБЕСПЕЧИВАЮЩИХ ВОССТАНОВЛЕНИЕ РАБОТОСПОСОБНОСТИ УСТРОЙСТВ

ПАМЯТИ

Специальность: 05.13.12 - системы автоматизации проектирования

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

5 АВГ 2015

Москва 2015

005571283

Работа выполнена на кафедре «Проектирования и конструирования интегральных микросхем» Национального исследовательского университета «МИЭТ»

Научный руководитель: Казенное Геннадий Георгиевич

доктор технических наук, профессор

Официальные оппоненты: Соколов Александр Георгевич

доктор технических наук, профессор, директор ООО "Центр компьютерных технологий "Связь-Телеком Софт"

Макаров Сергей Викторович кандидат технических наук, генеральный директор ООО "Интегральные Решения"

Ведущая организация: ОАО «Байкал Электронике»

Защита диссертации состоится 22 сентября 2015 года в 16:00 часов на заседании диссертационного совета Д 212.134.01 по адресу: 124498, Москва, г. Зеленоград, площадь Шокина, дом 1.

С диссертацией можно ознакомиться в библиотеке Национального исследовательского университета «МИЭТ» и на сайте www.miet.ru.

Автореферат разослан « $ О 2015г.

Ученый секретарь диссертационного совета: доктор технических наук, профессор Крупкина Т.Ю.

Общая характеристика работы

Актуальность темы.

Встроенные устройства памяти считаются одним из основных компонентов современных систем на кристалле (СнК). Система памяти, за счет большой плотности размещения и значительной площади, занимаемой ею на кристалле, является заметным источником дефектов изготовления, снижающим процент выхода годных микросхем [1, 2]. Таким образом, одной из наиболее актуальных задач в разработке СнК является создание методов восстановления работоспособности устройств памяти, обеспечивающих приемлемый уровень выхода годной памяти и, как следствие, СнК в целом. В диссертационной работе рассматриваются задачи восстановления работоспособности встроенных в кристалл энергозависимых устройств памяти.

Традиционные подходы, использующие внешнее, по отношению к тестируемой микросхеме, оборудование (Automated Test Equipment -ATE), не могут эффективно решать вопросы восстановления работоспособности устройств памяти. Для оптимизации процента выхода годной памяти осуществляется внедрение набора сложных функциональных блоков (СФ-блоков, IP-блок), получивших название инфраструктурных СФ-блоков (Infrastructure IP, I-IP) [3, 4]. Они включаются в конструкцию ИС и используются во время различных фаз реализации изделия. Большинство из известных IP блоков являются функциональными, например, встроенный процессор, ЗУ, аналоговые ядра и т.д. Инфраструктурные СФ-блоки не являются функциональными. Они встраиваются в ИС исключительно с целью обеспечения надежности и ориентированы на комплексное решение проблемы тестирования и восстановления работоспособности компонентов СнК. Главным достоинством инфраструктурных СФ-блоков является минимальное использование внешнего дополнительного оборудования, относительно небольшая стоимость, а также возможность тестирования и восстановления устройства конечным пользователем. В развитии методологий встроенного тестирования и восстановления существенным является создание стандартов тестопригодного проектирования [5-7].

С увеличением объемов памяти на кристалле осложнились также задачи, связанные с их тестированием и восстановлением. В рамках встроенных методов восстановления работоспособности памяти можно выделить следующие основные проблемы:

> встроенный анализ возможности восстановления (Built-in Repair-Analysis, BIRA) и генерация инструкций по восстановлению;

> загрузка инструкций по восстановлению в устройства памяти, переконфигурация матрицы или ее отдельных частей;

> перезагрузка инструкций по восстановлению в устройства памяти после переключения напряжения питания системы памяти.

Процесс анализа возможности восстановления состоит из выявления дефектных элементов матрицы памяти (строк и/или столбцов), которые должны быть заменены доступными избыточными компонентами. Анализ возможности восстановления и генерация инструкций по восстановлению являются функцией анализатора (ВIRA-контроллера). Основная задача анализатора - оптимальное покрытие дефектных элементов памяти минимальным количеством избыточных элементов. На его долю обычно приходится основная часть дополнительного оборудования, следовательно, главное требование, которое :< нему предъявляется, в дополнение к указанным функциям -компактность. С увеличением количества избыточных элементов, однако, осложняются структуры анализаторов и увеличиваются их физические размеры. Таким образом, в работе рассматриваются алгоритмы анализа возможности восстановления работоспособности памяти, методы их реализации и предлагается новый метод проектирования анализатора.

Одним из важных параметров процесса восстановления работоспособности памяти является продолжительность его выполнения. На этапах оптимизации процента выхода годных продукций на производственных линиях микросхемы поэтапно подвергаются разным испытаниям (перегрев, изменение номинального напряжения питания и т.д.). В результате этого в локальных регистрах накапливается информация о найденных дефектах (инструкция по восстановлению), на основе которой осуществляется переконфигурация поврежденных матриц. В случае восстановления энергозависимой памяти, отключение напряжения питания приводит уже переконфигурированные матрицы в начальное состояние. Поэтому инструкции по восстановлению записываются в постоянную память микросхемы (обычно в массив памяти электронного предохранителя -eFuse) и загружаются в устройства памяти при каждом включении питания микросхемы. Этот процесс известен как самовосстановление памяти (memory self-repair). Кроме того, в современных микросхемах

для решения проблемы снижения потребляемой мощности используются особые режимы работы микросхемы (режим энергосбережения,' режим сна и т.д.). При переключении в такие режимы отключается питание незадействованных блоков и функций микросхем. В число таких блоков часто попадают блоки памяти, и, следовательно, для них снова возникает необходимость перезагрузки инструкций по восстановлению из массива eFuse. Этот процесс в современных микросхемах является довольно проблематичным поскольку периодическое чтение инструкций по восстановлению из массива eFuse и декодирование приводит к увеличению продолжительности процесса восстановления. В этих условиях, актуальной становится задача разработки новых маршрутов восстановления работоспособности устройств памяти, позволяющих сократить продолжительность процесс восстановления.

Целью настоящей диссертационной работы является исследование и разработка методов проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти, и создание программной среды, в которой реализуются предлагаемые методы.

Для достижения поставленной цели в диссертационной работе решаются следующие задачи:

> Разработка метода проектирования оптимального с точки зрения площади анализатора, предназначенного для решения задачи восстановления работоспособности устройств памяти.

> Разработка маршрутов восстановления работоспособности систем памяти, ориентированных на сокращение продолжительности процесса восстановления.

> Разработка алгоритма генерации HDL (Hardware Description Language)-onncaHHfl и программы для автоматизации проектирования СФ-блоков, реализующих восстановление работоспособности памяти.

> Апробация предложенных методов на компиляторе, генерирующем HDL-описания.

Научная новизна разработок, представленных в данной диссертационной работе, заключается в следующем:

S Разработан новый метод проектирования анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти. В отличие от существующих, предлагаемый метод при помощи диаграмм потребления избыточных

элементов снижет размерность алгоритма анализа возможности восстановления и позволяет уменьшить площадь схемы.

Разработаны новые и оптимальные с точки зрения продолжительности маршруты восстановления работоспособности систем памяти. По сравнению с существующими, в предлагаемых маршрутах инструкции по восстановлению загружаются в устройства памяти не из массива eFuse, а из спроектированных специальных структур — контейнеров, что позволяет сократить продолжительность процесса восстановления.

S Разработан и программно реализован алгоритм генерации Verilog-описаний СФ-блоков, обеспечивающих восстановление работоспособности памяти. В отличие от существующих, разработанный инструмент позволяет оценивать и планировать параметры (площадь схемы/время восстановления) схемы до ее создания.

Основные результаты и положения, выносимые на защиту.

1. Метод проектирования анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти.

2. Маршруты восстановления работоспособности систем памяти.

3. Программный инструмент, генерирующий Verilog-описание СФ-блоков, реализующих восстановления работоспособности устройств памяти.

Практическая ценность работы. Предложенные метод, алгоритм и маршруты могут быть использованы на этапах проектирования инфраструктурных сложных функциональных блоков, предназначенных для тестирования и восстановления работоспособности устройств памяти, а также в программных обеспечениях, генерирующих HDL-описания.

Реализация и внедрение результатов работы.

Разработана компьютерная программа - BISR COMPILER, которая генерирует Verilog-описание СФ-блоков, реализующих восстановление работоспособности устройств памяти. Разработанные маршруты восстановления работоспособности систем памяти и метод проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти были внедрены в ОАО "Ангстрем", ЗАО "Синопсис Армения", а также в учебный процесс НИУ «МИЭТ», что подтверждено актами о внедрении.

Апробация работы. Результаты диссертационной работы

предлагались в качестве доклада и обсуждались на следующих конференциях:

1. XVIII Всероссийская научно-техническая конференция молодых ученых и студентов с международным участием «Современные проблемы радиоэлектроники» - Красноярск, 2015.

2.22-я всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика-2015»-Москва, 2015.

3. XII конференция «Восток - Запад: проектирование и диагностирование цифровых устройств» - Киев, 2014.

4.20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013» - Москва, 2013.

5. XVI международная научно-практическая конференция «Фундаментальные и прикладные исследования, разработка и применение высоких технологий в промышленности и экономике» — Санкт-Петербург, 2013.

6. Интернет-конференция «Перспективные инновации з науке, образовании, производстве и транспорте 2013» - Одесса, 2013.

7. Интернет-конференция «Современные проблемы и пути их решения в науке, транспорте, производстве и образовании 2013» -Одесса, 2013.

Публикации. Результаты диссертационной работы отражены в 10 научных работах, в том числе 3-х статьях опубликованных в журналах, входящих в перечень ВАК, а также в тезисах 7 докладов на научно-технических конференциях. Еще одна статья размещена в цифровой библиотеке IEEE Xplore и индексирована в базе данных Scopus.

Структура и объем работы. Диссертация состоит из введения, четырех глав, заключения и списка используемой литературы. Диссертация изложена на 115 листах основного текста, включая 64 рисунка и список литературы из 100 наименований.

Основное содержание работы

Введение.

Во введении приведены основные проблемы, связанные с восстановлением работоспособности устройств памяти и с проектированием СФ-блоков, реализующих этапы восстановления.

Сформулирована мотивация исследования, обоснована актуальность темы, определены цели и задачи диссертационной работы.

В первой главе проведено исследование методов и этапов оптимизации процента выхода годной памяти. Рассмотрены методы восстановления работоспособности устройств памяти. Исследованы архитектуры современных СФ-блоков, выполняющих восстановление памяти.

С целью восстановления работоспособности памяти в матрицу памяти помещают избыточные элементы (строки и/или столбцы), которые в случае необходимости должны заменять поврежденные элементы (Рисунок 1).

Матрица памяти_____________

X :

Т \

\

\

ч Ч

-, :. у:

'Резервная строка Резервный столбец

Дефектная строка Дефектный столбец

Рисунок 1 - Замена дефектных элементов

Для эффективного восстановления современных систем памяти необходимо увеличить количество избыточных элементов. В результате осложняются алгоритмы анализа возможности восстановления работоспособности памяти и структуры встроенных в кристалл анализаторов, предназначенных для проверки возможности восстановления. С другой стороны, увеличение объемов устройств памяти приводит к увеличению продолжительности процесса восстановления, следовательно, к увеличению расходов на отладку систем памяти и, в целом, производственных расходов всего СнК.

Таким образом, в диссертационной работе рассматриваются алгоритмы анализа возможности восстановления работоспособности памяти, предлагается новый метод проектирования анализаторов, а также рассматриваются вопросы организации восстановления работоспособности систем памяти и предлагаются оптимальные с точки зрения продолжительности маршруты выполнения восстановления.

Во второй главе предложен метод проектирования анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти.

Алгоритмы анализа возможности восстановления

работоспособности (ремонта) памяти можно представить с помощью диаграммы потребления избыточных элементов [8]. Возможные варианты потребления избыточных элементов представлены на рисунке 2, где R (row) означает использование избыточной строки, С (column) -колонки.

m,n

m-l,n Г~\ m.,n-I

X ^ tS \ „

r Лэ чс

l.ii m-l,n-l m, 1

< X1".....^

О.п-1 С]. I/'"' уР т-1.0

К

с \у ЧЧ

0.1 Л"3 1,0

Я

О

о.о

Рисунок 2 - Диаграмма потребления избыточных элементов памяти

Диаграмма потребления состоит из т столбцов и п строк. На диаграмме произвольный маршрут, идущий от вершины т, п до вершины 0,0 является покрытием, которое может решить проблему восстановления. Задачу оптимального восстановления можно описать как нахождение маршрута, который заменит все дефектные элементы.

Общее число возможных маршрутов, и, следовательно, решений по восстановлению можно измерить по формуле (1):

__ О + п)\ т

т + п ~ . . , К '

Отметим, что указанные пути называются базовыми алгоритмами, а их реализующие схемы - базовыми модулями.

Диаграмма потребления для 3-х избыточных строк и 3-х избыточных столбцов приведена на рисунке 3.

Рисунок 3 - Диаграмма потребления для 3-х избыточных строк и 3-х столбцов

Из приведенной диаграммы следует, что для покрытия ошибок через классические алгоритмы (например, алгоритм CRESTA [9])

С 3

диаграмма потребления избыточных элементов будет иметь 6 - 20 возможных решений. В диссертационной работе разработан метод проектирования анализатора. В разработанном методе, на основе диаграмм потребления задача анализа возможности восстановления

памяти с избыточными элементами m, п приводится к задаче анализа возможности восстановления с избыточными элементами ш-1, п-1. В результате сокращается количество базовых модулей, что приводит к уменьшению площади электронной схемы.

В случае 3-х избыточных строк и столбцов, согласно разработанному методу, избыточные элементы используются до достижения вершины 2,2. Таким образом, на первом шаге рассматривается задача покрытия двух первых дефектов. Для покрытия первых встречных дефектов, возможны следующие случаи использования избыточных элементов:

• Строка-Строка (row-row)

На рисунке 4 приведена диаграмма потребления для оставшейся одной избыточной строки и для 3 избыточных столбцов.

Рисунок 4 - Диаграмма потребления для одной строки и 3-х столбцов

Из этой диаграммы следует, что для устранения оставшихся неисправностей возможны 4 случая, то есть, могут быть использованы 4 параллельных и независимых модуля.

• Столбец-Столбец (column-column)

Распространяя рассуждения предыдущего случая, приходим к выводу, что в этом случае также после первых двух шагов необходимы 4 модуля для ремонта оставшихся неисправностей.

• Строка-Столбец, Столбец-Строка (row-column, column-row) В этом случае, для ремонта оставшихся дефектов остаются 2

избыточные строки и 2 избыточных столбца, следовательно, для

устранения оставшихся неисправностей может быть использован

С11Е5ТА(2,2), который, содержит С % - 6 параллельно работающих модулей(Рисунок 5У 2 2

Рисунок 5 - Диаграмма потребления для 2-х строк и 2-х столбцов

После оптимизации диаграмма потребления для 3-х избыточных строк и 3-х столбцов имеет следующий вид (Рисунок 6).

Рисунок 6 - Диаграмма потребления для 3-х избыточных строк и 3-х столбцов после оптимизации

Таким образом анализатор, спроектированный по предложенному методу содержит 4+4+6=14 модулей, вместо 20.

Третья глава посвящена вопросам восстановления работоспособности систем памяти и разработке оптимальных с точки зрения продолжительности маршрутов восстановления систем памяти.

Для выявления максимального количества дефектов и последующего их устранения микросхемы последовательно подвергают различным испытаниям (перегрев, переключения напряжения питания и т.д.). Таким образом, делается попытка выявления и ремонта как можно большего количества вероятных дефектов. Во время восстановления работоспособности памяти, с целью учета ошибок, обнаруженных на каждом из этапов, необходимо сохранять информацию об ошибках, выявленных на предыдущих этапах в ПЗУ (массив электронного предохранителя еРизе) микросхемы. После объединения всех ошибок, совокупная информация о дефектах переписывается обратно в устройства памяти для переконфигурации матрицы памяти по мере необходимости. Инструкции по восстановлению являются длинными цепями и по этой причине, прежде чем записаться в еРше, они подвергаются сжатию (кодированию), а после чтения совершается обратный процесс - декодирование (Рисунок 7).

Рисунок 7 - Маршрут передачи инструкций по восстановлению в

устройства памяти В современных микросхемах для решения проблемы снижения потребляемой мощности используются особые энергосберегающие

режимы работы микросхем, такие как режим сна, режим энергосбережения и т.д. При переключении в такие режимы, отключается питание незадействованных блоков и функций. В число таких блоков часто попадают группы памяти (СОЗУ). Переключение напряжения питания приводит восстановленные матрицы в начальное состояние. По этой причине в течении работы микросхемы инструкции по восстановлению периодически перезагружаются в устройства памяти по мере необходимости. Этот процесс в современных микросхемах является довольно проблематичным поскольку процессы чтения и декодирование информации из eFuse являются довольно длительными процессами.Процесс передачи инструкций по восстановлению в устройства памяти осуществляется в СФ-блоке, выполняющей восстановление работоспособности систем памяти (Fuse Control Unite, CU). Упрощенная схема FCU-контроллера приведена на рисунке 8.

Tdi Tms. Tck -Trst"

F S M

1500

Блок управления -FCU

IR

Ctrl state Machine

v

Compres expand

К

rscr_data register

_ ring_sel register

Statusregister

data_registers

С H A I N M U X.

1500

>

Рисунок 8 - Схема FCU-контроллера 14

Работа FCU-контроллера основана на стандарте IEEE1500. В схеме FCU-контроллера FSM является конечным автоматом (16 состояний) и занимает четыре вывода микросхемы. По терминологии стандарта JTAG, эти выводы образуют порт тестового доступа ТАР-порт. Модуль DRIVERS генерирует сигналы, установленные стандартом IEEE1500, а также сигналы, необходимые для управления массивом eFuse. Модуль chain_mux переключает каналы разных входных и выходных данных. В модуле data_registers находятся регистры данных, такие как статус регистр и регистр rscr_data_r, в котором хранится информация по восстановлению в кодированном состоянии и т.д. Модуль compress_expand осуществляет кодирование и декодирование инструкций по восстановлению. Модуль ctrl_state_machine - основной руководящий модуль, где находится регистр команд обертки-1500, и откуда начинается любая тестовая операция.

В таблице 1 приведен список команд спроектированного FCU-контроллера, описание функции команды, а также регистр активных данных во время осуществления команды.

Таблица 1

Команды FCU-контроллера

Название команды Бинарные значения команды Выбранный регистр данных Описание команды

BYPASS 6'dO bypass regsiter Команда, обеспечивающая возможность обхода РСи-контроллера.

REC_REG PROG 6'd2 rscr_data_r РСи-контроллер в режиме программирования, инструкции по восстановлению записываются в последующий массив еРше.

BIST 6'd3 status_reg Запуск контроллеров BIST в режим тестирования.

BIHR 6'd4 status_reg Запуск режима аппаратного восстановления.

STATUS_SEL 6'd6 status_reg Сканируется регистр, содержащий статус работы текущей операции.

Ка>кдая команда выполняет последовательность определенных операций. Во время каждой команды выбран какой-нибудь регистр данных. Процесс передачи инструкций по восстановлению осуществляется загрузкой команды BIHR в регистр команд FCU-контроллера. Процесс передачи инструкций по восстановлению из массива eFuse в устройства памяти имеет следующую временную формулу (2):

Т = Т(1) + Т(2) + Т(3) + Т(4) (2)

где Т(1) - это время чтения информации из массива eFuse;

Т(2) - это время, которое тратится на декодирование информации;

Т(3) - это время сдвига инструкций по восстановлению в устройства памяти;

Т(4) - время, которое тратится на загрузку команд REC_CHAIN и BYPASS в регистры команд BIST-контроллеров. Команда BYPASS является обязательной командой стандарта IEEE1500 и переключает устройство в функциональный режим. Команда REC_CHAIN активизирует реконфигурационные регистры памяти. На рисунке 9 представлены этапы команды В IHR.

Начало

Рисунок 9 -Этапы выполнения команды BIHR

Необходимость передачи инструкций по восстановлению из массива eFuse в устройства памяти появляется тогда, когда напряжение определенной группы памяти после восстановления переключается (режим энергосбережения и т.д.). FCU-контроллер помещен в так называемом основном домене питания (primary clock domain), который беспрерывно обеспечивается напряжением питания во время работы микросхемы, в том числе и в особых режимах. В случае сохранения инструкций по восстановлению в FCU-контроллере, при переключении напряжения питания памяти они не будут стерты. Для сокращения длительности процесса передачи инструкции по восстановленшо из eFuse в устройства памяти был разработан принцип "контейнера". В FCU-контроллере спроектированы специальные структуры (контейнеры данных), в которых хранятся инструкции по восстановлению. Инструкции по восстановлению накапливаются в контейнере

параллельно с передачей в В1КА на первом этапе выполнения команды В1НЯ. В последующих этапах, данные передаются в регистры ВША из контейнеров. В этом случае перезагрузка инструкций по восстановлению из массива ерше в устройства памяти в течение выполнения команды В1НЯ будет осуществляться следующим маршрутом (Рисунок 10).

' Начало

■ЧГ

Загрузка команды, переключающей устройства в функциональный режим

Конец

Рисунок 10 - Этапы выполнения команды В1НЯ с применением метода контейнера

В этом случае продолжительность выполнения команды В1НЯ будет определяться формулой (3):

Т = + Тру^ Т(3) + Т(4)

(3)

где Т(3) это время, которое расходуется для сдвига инструкций по восстановлению из контейнера в устройства памяти; Т(4) - время, которое тратится на загрузку команд REC_CHAIN и BYPASS в регистры команд BlST-контроллеров.

Применение контейнерного метода обеспечивает сокращение времени процесса ремонта до 60%, в зависимости от конфигураций систем памяти. Тем не менее, одним из недостатков этого подхода можно считать увеличение площади и энергопотребления FCU-контроллера, за счет добавленной логики. На рисунке 11 приведена схема FCU-контроллера, разработанного на основе метода контейнера.

Tdi Tms . Tck . Tis i

F

S

■Vi

1500

—J4 —

Ctrl state Machine

Блок управления -FCÜ

DRIVERS

C am-pi ei expound

шс

\

rscr_dai3 register

Wag sei register

1Л

Staras regisref

daca_regist<rrs

С H A I

N M

и

1500

■О

Coxit mein 1

Coiu_mem2

Coilt mcinl —

I I

"T

I

управление

Контейнер данных

Рисунок 11 - Схема FCU-контроллера с применением метода контейнера

Для минимизации указанных недостатков в диссертационной работе был разработан метод "выборочного контейнера". В этом случае регистры хранения данных вставляются только для тех групп памяти, которые не находятся в основном домене питания (primary clock domain). В этом случае продолжительность выполнения команды BIHR, будет определяться формулой (4):

Т = Т'(3) + Т'(4)

(4)

где Т'(3) время, которое расходуется для сдвига инструкций по восстановлению из контейнера в выбранные устройства памяти; Т'(4) -время, необходимое для загрузки команд REC_CHAIN и BYPASS и регистр команд выбранных BIST-контроллеров. На рисунке 12 приведена схема FCU-контроллера с выборочным контейнером.

Td.i Tms . Tek Тис

F S M 1.500 ___________Ь. IK 1

Ctrl state Machine

-------г/

Влок ynpasJlOHií я-FCU

DRIVERS

Compres expand

лд

к

rs'.cr_data register

N

ring_se1 register _

Status г с sparer

-LT

data_registers

С H A I

N M

и

1500

'1=

Co»lt meiTil —

hyp

Coot иеюЗ

X

a ё

у п раплон : i

Контейнер дйкных

I______

Рисунок 12 - Схема FCU-контроллера с применением метода выборочного контейнера

В контейнере вместо групп, находящихся в домене питания FCU-контроллера, используется 1-разрядный обходной регистр (bypass register - byp).

В четвертой главе представлена программа BISR COMPILER (ВС), позволяющая генерировать Verilog-описания на уровне регистровых передач (RTL).

Работа программы BISR COMPILER основана на методологии COI11 (система обработки шаблонов, Template Processing System - TPS). Программа состоит из множества шаблонов (база шаблонов), конфигурационных параметров и ядра, осуществляющего интерпретацию шаблонов (Рисунок 13).

Файл конфигурации

Входные данные

База шаблонов

Wprojecyypt О

Файл ограничений

I

Header.tel

PmtIJist.icl

S.ep_aualyzEr;tç!

-Ядро1 Y;,:::::

A

ë-

Ф

d»t

. ssl,modul«_tisme :: iti dotk_edg« J* î««i № v

Рисунок 13 - Программа BISR COMPILER

Выходными данными компилятора являются HDL-описание (на языке Verilog) и компоненты верификации, необходимымые для их моделирования и синтеза. Verilog код может описывать функциональность либо анализатора, либо FCU-контроллера.

Для оценки эффективности программного инструмента BISR COMPILER и метода, разработанного в главе 2, был проведен ряд экспериментов по генерации Verilog-описания анализатора для разных входных параметров, с последующим моделированием и синтезом. Для синтеза использовались верифицированные Verilog-описания и технологическая библиотека с проектными нормами 28 нм. Схемы были смоделированы при тактовой частоте 1000 МГц. Аналогичные эксперименты были проведены с использованием программного комплекса STAR Memory System (SMS) компании Synopsys. Проведен сравнительный анализ полученных результатов.

В таблице 2 представлены результаты моделирования и синтеза анализаторов для 2-х избыточных строк и 2-х столбцов, спроектированных при помощи BISR COMPILER и SMS.

Таблица 2

Сравнение различных реализаций анализатора для 2-х избыточных строк и 2-х столбцов

Названия Объем Площадь Частота Общая

N проекта памяти (вентиль) (МГц) мощность

(мкВт)

SMS ВС SMS ВС SMS ВС

1 bira512X16 512X16 323 298 1000 1000 176 116

2 bira512X32 512X32 374 319 1000 1000 155 128

3 biral024X32 1024X32 405 382 1000 1000 123 94

4 biral 024X64 1024X64 531 508 1000 1000 657 575

5 biral024X128 1024X128 657 601 1000 1000 712 664

6 biral 024X256 1024X256 781 723 1000 1000 907 847

7 bira2048X256 2048X256 593 488 1000 1000 812 752

8 bira2048X512 2048X512 927 898 1000 1000 1176 1075

Графические представления сравнительного анализа результатов моделирования и синтеза представлены на рисунках 14 и 15.

Вент.

1000 800 600 400 200 0

Рисунок 14 - Площадь анализатора в случае 2-х избыточных строк и 2-х столбцов с использованием BISR COMPILER и SMS

мкВт. 1200

1000

800

600

400

200

0

Рисунок 15 - Энергопотребление анализатора в случае 2-х избыточных строк и 2-х столбцов с использованием BISR COMPILER и SMS

— » SMS «ВС

Номер тестовой схемы

в SMS шВС

Номер тестовой схемы

Для оценки эффективности маршрутов и методов, разработанных в главе 3, при помощи инструмента BISR COMPILER были созданы Verilog-описания FCU-контроллера для разных входных параметров, с последующим моделированием и синтезом. Для синтеза использовались верифицированные Verilog-описания и технологическая библиотека с проектными нормами 28 нм. Схемы были смоделированы при тактовой частоте 50 МГц. Аналогичные эксперименты были проведены с использованием программного комплекса SMS. Проведен сравнительный анализ полученных результатов.

В таблице 3 представлен список групп памяти, для которых проводились эксперименты.

Таблица 3

Конфигурация подсистем памяти

Группа Объем Количество Количество объем BIRA регистра (бит)

памяти памяти устройств избыточных

строк столбцов

Gl 256X32 4 0 0 0

G2 64X16 2 1 1 286

G3 1024X16 5 2 2 1294

G4 512X108 9 0 2 3812

G5 1024X32 1 0 1 689

G6 2048X16 2 1 2 4850

Gl 1024X16 л й 0 0 0

G8 2048X128 2 1 1 3950

G9 2048X256 6 2 2 6723

Результаты моделирования и синтеза блока управления приведены в таблице 4.

Таблица 4

Сравнение результатов для BISR COMPILER и SMS

N Выбранные Группы памяти Время восстановления (такт) Площадь (вентиль) Общая мощность (мкВт)

SMS ВС SMS ВС SMS ВС

1 enable {2} 8731 8448 2345 2431 0.624 0.6409

2 enable {2,5} 8731 8131 2345 2483 0.624 0.6681

3 enable {2,3} 8731 7728 2345 2501 0.624 0.6834

4 enable {2,3,5} 8731 6803 2345 2538 0.624 0.702

5 enable {2,3,4} 8731 6203 2345 2612 0.624 0.718

6 enable {2,3,4,5} 8731 5094 2345 2679 0.624 0.726

7 enable {2,3,4,5,6} 8731 5044 2345 2791 0.624 0.726

8 enable {4,6,8 9} 8731 4627 2345 2812 0.624 0.7482

9 enable {all} 8731 3479 2345 2834 0.624 0.7482

Графические представления сравнительного анализа представлены на рисунках 16, 17.

Такт

Рисунок 16 - Сравнение результатов по продолжительности процесса

восстановления

Вент. 3000

2500

2000

1500

1000

500

•0— БМБ

«НИ—В С

Номер

1 тестовой схемы

Рисунок 17 - Сравнение результатов по площади

Как видно из представленных результатов, применение метода выборочного контейнера позволяет сократить длительность процесса восстановления работоспособности памяти до 60%.

В заключении сформулированы основные результаты, полученные в рамках диссертационной работы:

Предложен метод проектирования встроенных в кристалл анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти. В отличие существующих, данной метод снижает размерность задачи анализа возможности восстановления при помощи диаграмм потребления избыточных элементов и позволяет уменьшить площадь анализатора до 16%, в зависимости от параметров памяти.

^ Предложены новые маршруты восстановления

работоспособности систем памяти. По сравнению с аналогичными, в предлагаемых маршрутах инструкции по восстановлению загружаются в устройства памяти из спроектированных специальных структур -контейнеров, что позволяет сократить продолжительность процесса восстановления до 60%.

S Разработан и программно реализован алгоритм генерации Verilog-описаний инфраструктурных СФ-блоков, выполняющих восстановление работоспособности памяти.

S Для оценки эффективности представленных разработок с помощью разработанной программы BISR COMPILER были созданы тестовые Verilog-описания сложных функциональных блоков, реализующих этапы восстановления работоспособности памяти. Аналогичные схемы были спроектированы с использованием программного комплекса STAR Memory System компании Synopsys. Для верифицированных Verilog-описаний было проведено моделирование и синтез с помощью САПР Synopsys. Проведеный сравнительный анализ результатов моделирования и синтеза показал эффективность предложенных разработок.

S Полученные результаты были внедрены в ОАО "Ангстрем", ЗАО «Синопсис Армения», а также в учебный процесс НИУ «МИЭТ».

Основные результаты диссертации отражены в следующих публикациях:

1.Саргсян, В.К. Методология проектирования встроенных анализаторов ремонта памяти/ В.К Саргсян // Фундаментальные исследования. -2015. - №5 (часть 2). - С 335-339.

2. Саргсян, В.К. Автоматизация проектирования инфраструктур для ремонта устройств памяти/ В.К. Саргсян, Г.Г. Казеннов, В.А. Аракелян/ Научное обозрение. - 2014. - № 12.-С. 128-132.

3. Саргсян, В.К., Memory Reconfiguration For System-On-Chip Yield Improvement / B.K. Саргсян // Интернет-журнал «НАУКОВЕДЕНИЕ». -2014. - No2. - Режим доступа: http://naukovedenie.rU/PDF/l 70TAVN214.pdf

4. Sargsyan, V. An Efficient Signature Loading Mechanism for Memory Repair/ V.Sargsyan// Proceedings of IEEE East-West Design & Test Symposium. - 2014. - pp. 28-30.

5. Саргсян, B.K. Эффективная методология ремонта встроенных устройств / В. К. Саргсян, Г. Г. Казеннов / Современные проблемы радиоэлектроники: сб. науч. тр. - 2015. - Красноярск. -С. 412-419.

6. В.К. Саргсян, Исследование и разработка методов оптимизации ремонта встроенных устройств памяти // 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов

«Микроэлектроника и информатика - 2015»: тезисы докладов. -Москва: МИЭТ, - 2015. - 103 с.

7. Саргсян, В.К. Оптимизация процесса потока сигнатуры по восстановлению в схемах для восстанволения работоспособности элементов памяти./ В.К Саргсян // Сборник статей шестнадцатой международной научно-практической конференции "Фундаментальные и прикладные исследования, разработка и применение высоких технологий в промышленности и экономике". - 2013. — С. 119-123.

8. В.К. Саргсян, A.A. Манукян Исследование перспективы развития схем самотестирования // 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013»: тезисы докладов. -Москва: МИЭТ, - 2013. -110 с.

9. Саргсян, В.К. Организация эффективного восстановления работоспособности элементов памяти/ В.К. Саргсян // Сборник научных трудов Sworld. Технические науки. - 2013. - Том 8. - с. 15-18. - Режиме доступа: http://www.sworld.com.ua/index.php/ru/technical-sciences-413/electrical-engineering-radio-engineering-413/20908-413-0915.

10. Саргсян, В.К Программируемые инфраструктуры самотестирования /В.К Саргсян// Сборник научных трудов Sworld.Технические науки. - 2013. - Том 8. - С. 68-72. - Режим доступа:

http://sworld.com.ua/index.php/ru/technical-sciences-213/electricaI-engineering-radio-engineering-213/17998-213-653

Список источников

1. Зорян, Е. Тестирование трехмерных чипов, содержащих межуровневые перемычки /Е. Зорян, Э. Я. Мариниссен // Компоненты и технологии. - 2011. - № 2. - С. 19-24.

2. Городецкая, Г. Восстановление работоспособности элементов памяти с раздельным питанием / Г. Городецкая // Компоненты и технологии.-2010.-№ 10.-С. 127-134.

3. Хаханов, В.И. Инфраструктура Диагностического Обслуживания SoC / В.И. Хаханов // Вестник Томского Государственного Университета. - 2008. - № 4(5). - с. 74-101.

4. Zorian, Y. Embedded-Memory Test and Repair: Infrastructure IP for SoC Yield /Y. Zorian, S. Shoukourian // IEEE Design and Test of Computers. - 2003. - pp. 58 - 66.

5. IEEE Standard for Embedded Core Test - IEEE Std. 1500 -2005. -New York: IEEE, 2005. - Режим доступа: http://grouper.ieee.org/groups/1500/

6. Городецкий, А. Введение в стандарт IEEE 1500 для тестопригодного проектирования СнК / А. Городецкий, JI. Курилан// Производство электроники: технологии, оборудование, материалы. -2011. - №7. - С. 57-60.

7. Рустинов, В. Разделяй и властвуй - принцип граничного сканирования» / В.Рустинов, А.Городецкий/ Chip News. - 2001. - № 6. -с. 14-19.

8. Shoukourian, S. A methodology for design and evaluation of redundancy allocation algorithms," /S. Shoukourian, V. A. Vardanian, Y. Zorian, // Proceedings of VLSI Test Symposium. -2004. - pp. 249-255.

9. Kawagoe, T. A built-in self-repair analyzer (CRESTA) for embedded DRAMs / T. Kawagoe, J. Ohtani, M. Niiro, T. Ooishi, M. Hamada and H.Hidaka // Proceedings of ITC'2000. - 2000. - pp. 567-574.

Подписано в печать:

Формат 60x84 1/16. Уч.-изд.л.

Тираж 100 экз. Заказ №

Отпечатано в типографии ИПК МИЭТ.

124498, г. Москва, г. Зеленоград, площадь Шокина, дом 1, МИЭТ