автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Высокопроизводительные RISC-микропроцессоры для встраиваемых применений с оптимизированной структурой конвейера команд

На правах рукописи

ОСИПЕНКО ПАВЕЛ НИКОЛАЕВИЧ

ВЫСОКОПРОИЗВОДИТЕЛЬНЫЕ ШвС-МИКРОПРОЦЕССОРЫ ДЛЯ ВСТРАИВАЕМЫХ ПРИМЕНЕНИЙ С ОПТИМИЗИРОВАННОЙ СТРУКТУРОЙ

КОНВЕЙЕРА КОМАНД

Специальность 05.13.05 - Элементы и устройства вычислительной техники и

систем управления

Автореферат

диссертации на соискание ученой степени кандидата технических наук

Москва - 2005 г.

Работа выполнена в Научно-исследовательском институте системных исследований Российской Академии Наук.

Научный руководитель кандидат технических наук,

старший научный сотрудник Бобков Сергей Геннадьевич

Официальные оппоненты: доктор технических наук, профессор

Петросянц Константин Орестович; кандидат технических наук Черников Владимир Михайлович

Ведущая организация: ФГУП «ФНПЦ НИИИС им. Ю.Е.Седакова»,

г. Н.Новгород.

Защита диссертации состоится 17 октября 2005 г в 16 часов 30 минут на заседании диссертационного совета Д212.130.02 в Московском инженерно-физическом институте (государственном университете) по адресу 115409, г. Москва, Каширское шоссе, 31. Телефоны: 324-84-98, 323-91-67.

С диссертацией можно ознакомиться в библиотеке МИФИ. Автореферат разослан« <8> » 03 2005 г.

/ Ученый секретарь диссертационного совета доктор технических наук, профессор

Петров Г.В.

2 ъ^У0 63

3

Общая характеристика диссертации

Актуальность диссертации

Технологические достижения микроэлектроники привели к бурному росту степени интеграции, повышению рабочих частот интегральных схем и, как следствие, к увеличению локальной плотности выделения рассеиваемой энергии в полупроводниковых приборах. Для стационарной аппаратуры, в которой допустимо применение специальных систем охлаждения, возможно использование специальных корпусов и радиаторов, отсутствуют жёсткие ограничения на потребляемую мощность Разработчики такой аппаратуры могут использовать компоненты, для которых потребляемая мощность достигает значений, превышающих 100 Вт на корпус СБИС. Однако во многих приложениях именно мощность потребления становиться ограничивающим фактором при дальнейшем повышении рабочей частоты и функциональной сложности СБИС.

В настоящее время быстро растет рынок встраиваемых систем, портативных и переносных устройств с автономным питанием. Это относится к коммуникационным приборам (телефоны, пейджеры), портативным компьютерам, навигационным приборам и многим другим. Для создания этой аппаратуры требуются устройства малого размера, более легкие, работающие длительное время без перезарядки батарей. В таких применениях потребление СБИС не должно превышать долей или единиц Вт на корпус. С другой стороны, увеличение объемов обрабатываемой информации и необходимость их обработки в реальном масштабе времени требуют от вычислительных систем все более высокой производительности.

Требования снижения энергопотребления и повышения производительности микропроцессоров, в общем случае, противоречат друг другу. Для их удовлетворения, необходимо принятие ряда базовых решений на самой ранней стадии их разработки. В настоящее время процесс принятия таких решений в большой степени нсформализован и основан на личном опыте и ингуиции ведущего разработчика Особая сложность состоит в том, что заранее сложно оценить и проконтролировать эффективность предложенных решений. В результате принятые решения не всегда оказываются эффективными, что приводит к увеличению сроков разработки и ухудшению параметров разрабатываемых схем.

Поэтому разработка методик проектирования, формализующих процедуру принятия эффективных решений на ранней стадии выполнения проекта, поиск структурных и схемотехнических решений, позволяющих повысить производительность при соблюдении жёстких норм энергопотребления является актуальной проблемой.

Цель диссертации - разработка методик проектирования, типовых структурных и схемотехнических решений, обеспечивающих создание высокопроизводительных микропроцессоров для встраиваемых применений с пониженным значением параметра «энергопотребление/производительность», а также создание и исследование конкретных реализаций высокопроизводительных МвС-микропроцессоров.

Для достижения указанной цели необходимо решить следующие задачи:

1. Проанализировать методы снижения энергопотребления СБИС класса микропроцессоров.

2. Определить модель типовой задачи для встраиваемых применений, построить модель типовой системы.

3 Разработать систему моделирования, позволяющую исследовать режимы работы и загрузку основных функциональных узлов проектируемого микропроцессора на ранней стадии разработки.

4. Исследовать структуру энергопотребления СБИС микропроцессора в различных режимах.

5. Разработать методику оценки эффективности селективного отключения неиспользуемых блоков.

6. Разработать методику структурной оптимизации конвейера команд.

7. Разработать комплекс типовых структурных и схемотехнических решений, обеспечивающих селективное отключение неиспользуемых блоков при сохранении производительности.

8. Спроектировать высокопроизводительную СБИС современного RISC микропроцессора с оптимизированной структурой конвейера команд.

9. Провести сравнительные исследования образцов RISC микропроцессоров для оценки влияния предложенных методик проектирования и разработанных структурных и схемотехнических решений на энергопотребление и производительность.

Научная новизна диссертации

1. Разработана методика оценки эффективности селективного отключения блоков микропроцессора для встраиваемых применений. Методика основана на анализе структуры блоков микропроцессора с учетом их активности при выполнении типовых задач для встраиваемых применений. Методика формализует процесс принятия наиболее целесообразных решений о реализации схем селективного отключения блоков микропроцессора на заданном наборе типовых задач. Применение методики позволяет снизить риск принятия ошибочных решений на ранней стадии процесса проектирования, за счет чего снизить трудоемкость и общее время разработки при обеспечении заданных параметров.

2. Разработана методика структурной оптимизации конвейера команд, обеспечивающая снижение параметра энергопотребление/производительность на заданном наборе типовых задач. Применение методики позволяет сократить сроки проектирования и обеспечить достижение требуемых параметров.

3. Предложен комплекс оригинальных структурных и схемотехнических решений, позволяющих снизить энергопотребление RISC микропроцессора при сохранении его производительности. Предложенные решения могут быть использованы при проектировании новых типов микропроцессоров с RISC архитектурой.

Практическая значимость и внедрение результатов диссертации

Практический результат заключается в разработке первого в России 32-разрядного RISC-микропроцессора К2 для встраиваемых применений, предназначенного для изготовления на российском предприятии.

На базе микропроцессора К2 в ряде организаций спроектированы и изготовлены модули в конструктиве 3U, 6U и РС104, реализующие функции законченной ЭВМ и предназначенные для встраиваемых применений, в том числе:

- модули реального времени и общего применения (НИИСИ РАН, г. Москва);

- модуль интеллектуальных интерфейсов (КБ «Корунд-М», г.Москва);

- модуль навигационных приемников (КБ «Навис», г.Москва);

- модуль центрального процессора (НКБ ВС, г. Таганрог).

Предложенные методика оценки эффективности селективного отключения блоков и методика оптимизации конвейера команд могут быть использованы при проектировании новых типов RISC-микропроцессоров и позволяют на ранней стадии разработки обеспечить эффективную реализацию схем селективного отключения блоков СБИС микропроцессоров при выполнении заданного набора типовых задач. Методики позволяют сократить время разработки за счет снижения риска принятия неэффективных решений и, соответственно, уменьшения количества итераций проектирования.

Разработанная система моделирования, позволяющая исследовать режимы работы, использования и загрузки каждого из функциональных узлов проектируемого микропроцессора на ранней стадии разработки, может быть адаптирована для исследования различных типов микропроцессоров, а также других типов сложнофункциональных цифровых устройств, например системного контроллера или периферийных модулей на ранних стадиях проектирования, что сокращает количество необходимых аппаратных итераций при создании опытных образцов СБИС.

Отечественный микропроцессор К2, созданный на основе результатов диссертации, не уступает зарубежным аналогам по показателю

энергопотребление/производительность.

Результаты диссертации используются при проектировании нового 64-разрядного RISC микропроцессора, разработку которого в настоящее время выполняет НИИСИ РАН.

На защиту выносятся следующие положения

1. Методика оценки эффективности отключения неиспользуемых блоков. Использование методики позволяет принять наиболее целесообразное решение о реализации схем селективного отключения блоков СБИС микропроцессоров на заданном наборе типовых задач.

2. Методика структурной оптимизации конвейера команд, обеспечивающая минимизацию параметра энерюпотребление/производительность на заданном наборе типовых задач.

3. Комплекс структурных и схемотехнических решений, позволяющих реализовать схему отключения неиспользуемых блоков при сохранении производительности RISC-микропроцессора, а именно:

• изменение распределения действий по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»;

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать такты останова конвейера в циклах записи в кэш-память;

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирования признака отключения CM_stall и снизить требования к быстродействию памяти поля данных, а также достичь экономии занимаемой площади и потребляемой энергии.

Апробация диссертации

Основные положения диссертации докладывались и обсуждались на следующих семинарах и конференциях:

1. Международная школа-семинар по автоматизации и компьютеризации в науке, технике и промышленности АС8'98,(г. Москва, 1998г.).

2. II Всероссийская научно-техническая конференция молодых ученых «Современные проблемы аэрокосмической науки», (г. Жуковский, 1999г.).

3. Научная сессия МИФИ-2004, (г. Москва, 2004г.).

4. Научно-технический семинар фонда УНИЭТ «Новые отечественные разработки в области создания микропроцессоров, процессоров цифровой обработки сигналов, микроконтроллеров: создание, проблемы, опыт применения, перспективы» (г. Москва, 2004г.).

5. Девятая международная научно-техническая конференция «ПЭМ-2004» Актуальные проблемы твердотельной электроники и микроэлекгроник (г. Таганрог, 2004г.).

6. Пятая научно-техническая конференция «Элементная база 2004» «Проблемы обеспечения ракетно-космической отрасли высококачественной элементной базой» (г. Сочи, 2004г.).

7. Научная сессия МИФИ-2005, (г. Москва, 2005г.).

По результатам диссертации опубликовано 17 работ.

Структура и объем диссертации

Диссертация состоит из введения, пяти глав, заключения и списка литературы, включающего 103 наименования. Содержание диссертации изложено на 145 страницах, включая 36 рисунков и 22 таблицы.

СОДЕРЖАНИЕ ДИССЕРТАЦИИ

Методы снижения энергопотребления цифровых КМОП СБИС

Для цифровых КМОП схем основное влияние на энергопотребление оказывает динамическое рассеивание энергии, которое происходит в моменты переключения логических элементов схемы. Основная причина протекания динамического тока в КМОП схемах - это перезаряд внутренних емкостей, величина которых определяется геометрическими размерами элементов (транзисторов и межсоединений), формируемых в процессе создания топологии СБИС.

Мощность потребления цифровых схем вследствие динамического рассеивания энергии оценивается следующим выражением:

Р-СщУЧ (1)

где Сии) - эквивалентная емкость, определяемая суммарной величиной емкостей всех узлов СБИС; V - напряжение питания; f- частота переключения.

Данная формула справедлива при выполнении следующих допущений:

• емкость нагрузки Ст. постоянна;

• напряжение питания V постоянно;

• емкость успевает полностью зарядиться и разрядиться за период переключения;

• частота переключения Г одинакова для всех узлов схемы.

Все существующие методы снижения энергопотребления цифровых КМОП схем направлены на уменьшение величины параметров, входящих в формулу (1). Каждый метод имеет свои достоинства и недостатки, которые определяют его применимость для решения определенного класса задач. Чтобы определить, какие из этих методов возможно и целесообразно использовать при проектировании ИЙС-микропроцессора,

необходимо уточнить ограничения, налагаемые на разработчика такого микропроцессора перед началом проектирования.

В табл. 1 сформулированы эти ограничения, вытекающие из специфики применения изделий, разрабатываемых НИИСИ РАН для использования в специальной аппаратуре различного назначения.

Таблица 1. Ограничения, налагаемые на разработчика

№ Ограничения

1 Снижение энергопотребления не должно приводить к уменьшению быстродействия

2 Не допускается использовать технологию, отсутствующую на микроэлектронных предприятиях России

3 Внедрение нового микропроцессора должно быть простым и быстрым для пользователей. Новый микропроцессор должен замещать один из существующих в уже разработанных системах, не требуя существенной переделки аппаратуры и программного обеспечения, позволяя при этом повысить быстродействие и снизить энергопотребление этих систем

4 Для сокращения сроков проектирования должны использоваться доступные стандартные библиотеки элементов

В табл. 2 приведены результаты оценки возможностей использования основных методов снижения энергопотребления с учетом указанных ограничений.

Таблица 2. Анализ применимости методов снижения энергопотребления

Метод Недостатки Возможность и целесообразность применения

Снижение напряжения питания и уменьшение проектных норм. Доступная технология отечественных фабрик ограничена уровнем 0,35 мкм Можно использовать технологию 0,35 мкм, с напряжением питания 3,3 В, соответствующим данному уровню технологии.

Динамическое управление частотой и напряжением питания. Для реализации метода требуется доработка программного обеспечения и аппаратных систем. Можно использовать в будущем при проектировании вычислительных систем с пониженным энергопотреблением.

Включение дополнительных тактов останова в конвейера. Приводит к снижению производительности. Время выполнения программ становится непредсказуемым. Для встраиваемых систем, работающих в реальном времени, не использовать.

Использование нескольких напряжений в одном кристалле. Требует одновременного использования нескольких библиотек стандартных ячеек. На данном этапе нельзя использовать ввиду отсутствия соответствующих стандартных библиотек элементов.

Применение технологии «кремний на изоляторе». Малое распространение технологии в России и за рубежом. Можно применить в случае разработки данной технологии в России.

Метод селективного отключения синхросигнала. Схема отключения занимает площадь кристалла и рассеивает энергию. Эффективность применения метода определяется выполняемой задачей и трудозатратами на его реализацию. Требуется анализ целесообразности использования для каждого режима работы.

Результаты проведённого анализа позволяют сделать заключение о перспективности исследования и формализации метода селективного отключения неиспользуемых блоков. Реализация других методов связана с рядом значительных проблем, часть из которых приведена в таблице, поэтому в данной работе другие методы не рассматриваются.

Метод селективного отключения синхросигнала

Метод селективного отключения синхросигнала (clock gating) заключается в том, чтобы отключать синхросигнал на более ранней ступени дерева синхросигналов для блоков, которые в данный момент не выполняют полезную нагрузку. При этом перестают переключаться и рассеивать энергию все узлы отключаемого блока, включая узлы, формирующие сами синхросигналы, расположенные по дереву после вентиля отключения. Для микропроцессоров дерево синхросигналов может потреблять до трети общей мощности микросхемы.

Очевидно, что для сложной схемы класса микропроцессора возможны различные варианты отключения неиспользуемых блоков, выбор которых зависит от требований, предъявляемых к микропроцессору, и дополнительных ограничений, налагаемых на разработчика. Неоправданное применение метода может увеличить время разработки без достижения существенного выигрыша в энергопотреблении. Более того, поскольку сама схема управления синхросигналом занимает площадь и рассеивает энергию, неоправданное применение метода может привести к увеличению энергопотребления.

Для принятия решения о реализации этого метода необходимо оценить эффективность разных вариантов на ранней стадии разработки с учетом конкретных требований и ограничений. Чтобы снизить зависимость принимаемых решений от субъективных факторов, таких как интуиция и опыт отдельных разработчиков, требуется разработать методику, позволяющую формализовать процедуру такой оценки.

Ниже рассматривается последовательность действий по проектированию микропроцессора, для которого известны исходные технические требования и ограничения, налагаемые на разработчика.

Основные требования к характеристикам микропроцессора:

Область применения: встраиваемые системы специального назначения.

Функциональная полнота: целочисленное ядро, арифметический сопроцессор, встроенная кэш-память команд и данных не менее 8 КБ каждая.

Удельное энергопотребление типичное: не более 15 мВт/МГц.

Рабочая частота: 66-80 МГц.

Анализ типовой задачи для встраиваемых применений, модель типовой задачи, типовая система

Разнообразие применений микропроцессорных СБИС своим следствием имеет разнообразие выполняемых алгоритмов и, соответственно, частоту выполнения основных типов операций. Для того, чтобы определить типовую задачу, был проведен анализ задач, решаемых организациями - разработчиками встраиваемых систем специального назначения. Обобщая полученные данные по решаемым задачам, было установлено, что в типовой задаче 25% рабочего времени приходится на обработку целочисленных данных, 35% - на обработку вещественных данных и 40% - на обмен с внешними устройствами и доступ к оперативной памяти. Для исследования поведения микропроцессора предложена модель типовой задачи, состоящая из набора тестовых программ, а именно:

- тест вещественной арифметики FLOPS 2.0 для моделирования обработки вещественных данных;

- тест Dhrystone 2.1 для моделирования обработки целочисленных данных;

- пультовый монитор Prime в режиме ожидания команды оператора для моделирования обмена с внешними устройствами.

На основе анализа усреднённых показателей типовой задачи и опыта сторонних предприятий по проектированию и использованию подобных систем построена структура системы для решения типовой задачи встраиваемых применений, показанная на рис. 1. Система содержит центральное вычислительное ядро, в которое входят микропроцессор, статическое ОЗУ, ПЗУ и контроллер шины PCI, а также набор контроллеров интерфейсов, подключенных к шине PCI. В состав типовой системы включены два канала интерфейса мультиплексного обмена по ГОСТ 26765.52 - 87 (интерфейс «Манчестер») и магистральный параллельный интерфейс по ГОСТ 26765.51-86 (интерфейс Qbus). В состав системного контроллера входят два последовательных канала RS-232, один из которых работает на скорости 9600 б од, другой - на 115200 бод. К интерфейсным шинам подключены разнообразные датчики и устройства управления.

Статическое ОЗУ

V-7V-V/

ПЗУ

Ijabus

контроллер шины Qbus

Микропроцессор

At

Системный контроллер

шина PCI

I

RS232

ту

SZ

контроллер шины "Манчестер"

Рис. 1. Типовая система для встраиваемых применений

Исследование структуры энергопотребления RISC микропроцессора для встраиваемых применений

Для анализа взят RISC-микропроцессор типа К1, разработанный в НИИСИ РАН по технологи 0,5 мкм в период 1998-2002.

Все такты микропроцессора могут быть разбиты на два типа:

• рабочие такты, при выполнении которых микропроцессор находится в рабочем режиме;

• холостые такты, при выполнении которых микропроцессор находится в режиме останова.

В режиме останова полезную работу выполняет только часть блоков, при этом остальные блоки не используются. Предлагается оценить эффективность применения метода селективного отключения неиспользуемых блоков в тактах останова.

Пусть схема, энергопотребление которой мы оцениваем, состоит из N блоков, все блоки работают на одной частоте / и при одном напряжении питания V. В этом случае общую мощность потребления такой схемы Р,„,„/ можно представить следующей формулой:

Р,ош/ = (Свшк/+ С6лок/+.....+ C6„OKNf)V2, (2)

где Сб,ок~ общая емкость, заряжаемая при переключении элементов блока.

Для каждого типа останова можно выделить К блоков, которые активны в данном такте. Будем считать, что в тактах останова полностью отключается синхросигнал всех неактивных блоков, соответственно для этих блоков / = 0. Тогда мощность потребления в такте останова Рв котором активными (рабочими) являются К блоков (К ZN), можно определить по формуле:

fmode (^-flici 6nonlf^~ Сдкл бдок2/~^~.....^вкл 6„окк/)Г, (3)

где mode обозначает тип останова.

Коэффициент эффективности Kmode можно определить следующим образом:

K-moife ode ^ total ~(Сблок1+ С-блок2+.....+ СбяокК)/С,о1а1 (4)

Вычисление емкости, как отдельных блоков, так и целой схемы, является достаточно сложной задачей. Поэтому предлагается заменить емкость значением, характеризующим размер блока, а именно количеством транзисторов в блоке. Путем анализа действий, выполняемых микропроцессором в каждом такте останова, определены блоки, выполняющие полезную нагрузку, и блоки, которые могут быть отключены. Размеры отдельных блоков и всего микропроцессора получены с помощью программы Assure LVS компании Cadence. В табл. 3 приведены значения Kmode для всех типов останова.

Таблица 3. Коэффициенты эффективности отключения неактивных блоков в тактах останова

Тип цикла останова Коэффициент эффективности Кmode Выигрыш в энергопотреблении (%)

CM Stall 0,14 86

WB Stall 0,16 84

HL Stall 0,16 84

FP Stall 0,33 67

MTLB Stall 0,10 90

PS Stall 0,17 83

Halt Stall 0,02 98

Как видно из табл. 3, если рассматривать такт останова в отдельности, метод отключения синхросигнала дает значительный выигрыш в энергопотреблении. Однако полученных данных недостаточно для оценки эффективности отключения неиспользуемых блоков, поскольку они не учитывают, насколько часто случаются такие остановы. Чтобы оценить, насколько часто встречается каждый из возможных типов останова, необходимо определить частоту возникновения тактов останова для типовой задачи.

Чтобы определить отношение числа тактов останова каждого типа к общему числу тактов выполнения типовой задачи, разработана тестовая система, позволяющая исследовать характеристики логической модели микропроцессора.

Тестовая система содержит программу, написанную на языке Verilog HDL, вспомогательные файлы и набор тестов. Программа исполняется САПР моделирования

Verilg-NC фирмы Cadence на рабочей станции UltraSparc компании SUN Microsystems под управлением ОС Solaris.

В табл. 4 приведены значения коэффициентов эффективности отключения неиспользуемых блоков при выполнении тестовых задач, вычисленные с помощью описанной системы моделирования.

Таблица 4. Коэффициенты эффективности отключения неиспользуемых блоков при выполнении тестовых задач

~Hprime Ndhry Nflops ^■mode^typ

CMJStall 0,20 0,92 0,99 0,66

WB_Stall 1,00 0,99 0,99 0,99

HL_Stall 0,99 0,99 0,99 0,99

FP_Stall 1,00 1,00 0,95 0,98

MTLB_Stall 1,00 1,00 1,00 1,00

PS_Stall 0,99 0,99 0,99 0,99

Halt_Stall 1,00 1,00 1,00 1,00

Проведенные расчеты показывают, что наибольшую эффективность с точки зрения экономии мощности потребления дает отключение синхросигналов всех блоков, неактивных в тактах останова, вызванных ситуацией «некэшируемое чтение» (CM_staIl). Реализация схем отключения блоков для остальных типов останова не приведет к значительному сокращению мощности потребления при решении типовой задачи.

В результате обобщения результатов проведенного анализа предложена методика оценки эффективности селективного отключения блоков микропроцессора как последовательность действий, которую можно рекомендовать для применения при широком диапазоне исходных технических требований и налагаемых ограничений

Назначение методики состоит в том, чтобы обоснованно определить режимы работы микропроцессора, для которых целесообразно применение метода отключения неиспользуемых блоков и, соответственно, определить набор отключаемых блоков для каждого выбранного режима.

Методика для модернизируемых микропроцессоров может быть представлена в виде следующей последовательности действий:

1. Анализ области применения. Определение и анализ типовой задачи.

Исходные данные: Технические требования к вычислительной системе.

Результат: Таблица с распределением времени выполнения основных типов

операций.

2. Синтез модели типовой задачи.

Исходные данные: Распределение времен выполнения основных типов операций для типовой задачи.

Результат: Модель типовой задачи, состоящей из набора тестовых программ с указанием их временного распределения.

3. Определение структуры типовой системы.

Исходные данные: Технические требования к вычислительной системе, типовая задача.

Результат: Структура типовой системы.

4. Выбор прототипного RISC микропроцессора, архитектура которого будет использована в разрабатываемом микропроцессоре.

Исходные данные:

• Технические требования к вычислительной системе;

• Типовая задача;

• Технологические и временные ограничения, налагаемые на разработчика.

Результат: Структура прототипного микропроцессора.

5. Исследование режимов работы прототипного микропроцессора.

Исходные данные:

• Структура прототипного микропроцессора;

• Описание режимов работы прототипного микропроцессора.

Результат. Таблица типовых режимов работы с указанием перечня используемых и неиспользуемых блоков для каждого режима.

6. Определение отношения эффективных размеров блоков микропроцессора к размеру всего микропроцессора (эффективный размер определяется числом используемых транзисторов).

Исходные данные:

• Структура прототипного микропроцессора;

• Описание режимов работы прототипного микропроцессора.

Результат: Таблица с эффективными размерами каждого блока.

7. Расчет коэффициентов эффективности отключения неиспользуемых блоков для каждого из заданных режимов работы.

Исходные данные:

• Перечень типовых режимов работы;

• Перечень используемых и неиспользуемых блоков для каждого режима;

• Таблица с эффективными размерами каждого блока.

Результат: Таблица коэффициентов эффективности отключения неиспользуемых блоков для каждого из заданных режимов.

8 Разработка поведенческой, потактовой модели микропроцессора. Разработка системы моделирования для исследования поведения узлов микропроцессора в различных условиях.

Исходные данные:

• Структура микропроцессора;

• Описание режимов работы прототипного микропроцессора;

• Структура типовой системы.

Результат: Поведенческая, потактовая «С» или Уеп1о§ модель микропроцессора. Система моделирования, имитирующая поведение типовой системы при выполнении модели типовой задачи.

9. Оценка эффективности селективного отключения неиспользуемых блоков микропроцессора.

Исходные данные:

• Система моделирования;

• Модель микропроцессора;

• Модель типовой задачи;

• Таблица коэффициентов эффективности отключения блоков для выбранных режимов.

Результат: Таблица коэффициентов эффективности отключения неиспользуемых блоков при выполнении типовой задачи для каждого из выбранных режимов работы микропроцессора.

10. Анализ результатов. Принятие решений по реализации схем отключения неиспользуемых блоков в рамках разрабатываемого проекта.

Исходные данные:

• Таблица коэффициентов эффективности отключения блоков для выбранных режимов;

• Технические требования;

• Временные и финансовые ограничения.

Результат: Перечень принятых решений по реализации схем отключения неиспользуемых блоков.

Оптимизация конвейера команд

В результате применения методики оценки эффективности селективного отключения блоков микропроцессора сделан вывод о целесообразности реализации схемы отключения неиспользуемых блоков для режима останова CMjta.lL переход в который вызывается ситуацией «некэшируемое чтение».

Поскольку схему отключения неиспользуемых блоков требуется встроить в существующий конвейер, в качестве первого шага необходимо определить, в какую стадию потребуется вносить изменения при реализации этой схемы. Для этого необходимо проанализировать распределение операций по ступеням конвейера.

На рис. 2 показан фрагмент схемы конвейера микропроцессора К1. Для реализации схемы отключения блоков, которые неактивны в тактах останова, вызванных ситуацией «некэшируемое чтение» (СМ_&а1!), в данную схему необходимо ввести элемент отключения синхросигнала для блоков, не выполняющих полезную работу. На рис. 3 показана схема фрагмента конвейера с включенным элементом управления.

Рис 2. Фрагмент схемы конвейера микропроцессора К1

Рис. 3. Фрагмент схемы конвейера с отключением неиспользуемых блоков с учетом задержки в дереве синхросигналов

Следует учесть, что в цепь формирования сигнала отключения блоков рЫ21ШЫ дополнительно включается задержка на дереве синхросигналов. На примере микропроцессора К1 установлено, что длина дерева синхросигналов составляет примерно 10-12 каскадов буферных элементов. При технологии 0,35 мкм, которую планируется использовать для изготовления нового микропроцессора, прогнозируемое время задержки тактового сигнала Тс^ составит 3,5 - 4,0 не.

Анализ последовательности действий по формированию сигнала СМ_5га11 позволяет сделать заключение, что наиболее критичной и ограничивающей общее быстродействие микропроцессора является последовательность формирования данного сигнала в цикле доступа к кэш-памяти, как показано на рис. 4 и рис. 5. В рамках структуры микропроцессора К1 невозможно выполнить ускоренное формирование данного сигнала с целью компенсации дополнительной задержки, вносимой деревом синхросигналов.

1РЛ-1

_ н Ч'

Формироватолъ адрес«

рЬП

риг.

Рис. 4. Схема чтения кэш-памяти данных микропроцессора К1

Рис 5. Последовательность формирования сигнала-признака активного состояния RUN в

микропроцессоре К1

Для оценки возможности оптимизации структуры конвейера рассмотрены различные варианты реализации цикла доступа к кэш-памяти. Предложено отказаться от адресации кэш-памяти физическим адресом и перейти к адресации виртуальным адресом. Переход к схеме доступа к кэш-памяти по виртуальному адресу позволяет начинать цикл доступа параллельно с преобразованием виртуального адреса в физический, т.е. на одну фазу раньше, чем в микропроцессоре К1. Это увеличивает время на завершение цикла доступа к кэш-памяти, что снижает требования к быстродействию памяти при повышении частоты.

В соответствии с архитектурой MIPS, к которой относится микропроцессор К1, минимальный размер страницы адресного пространства равен 4 КБ, что означает, что младшие 12 разрядов адреса не участвуют в преобразовании и могут быть использованы при обращении к кэш-памяти. Проблема заключается в том, что данного количества неизменяемых разрядов недостаточно для адресации требуемого объема кэш-памяти 8 КБ.

Эту проблему предлагается решить изменением организации кэш-памяти с прямого отображения (direct-mapped) на двух-ассоциативную (two-way associative). При такой схеме для выборки содержимого кэш-памяга достаточно 12 разрядов адреса, а 13-й разряд требуется на заключительном этапе, когда преобразование виртуального адреса в физический уже произошло.

Двух-ассоциативная кэш-память имеет свои недостатки, самым значительным из которых является то, что для данной организации кэш-памяти операция записи во внешнюю память приводит к приостановке конвейера на один гакт. Это связано с тем, что при наличии двух наборов памяти необходимо предварительное чтение тегов для обоих наборов, чтобы определить, в какой из них следует производить запись. Эта операция проверки требует остановки конвейера на 1 такт. Для кэш-памяти прямого отображения такой проверки не требуется, поскольку имеется однозначное соответствие адреса и строки в массиве памяти.

Чтобы избежать потери быстродействия, предложено схемотехническое решение, состоящее в том, что на входе кэш-памяти данных устанавливается дополнительный

буфер, хранящий данные, адрес и информацию о выбранном наборе. Дополнительный буфер позволяет в большинстве случаев обойтись без остановки конвейера. Применение двух-ассоциативной кэш-памяти позволило повысить производительность в среднем на 7,5%.

Данная структура имеет недостаток, который заключается в том, что считывание содержимого поля данных и поля тэгов кэш-памяти осуществляется по единой временной диаграмме, как показано на рис. 5. Однако, как следует из временных диаграмм на этом рисунке, для своевременного формирования сигнала CM Stall содержимое поля тагов требуется значительно раньше, чем содержимое поля данных. Чтобы удовлетворить требования по быстродействию для поля тэгов при сохранении единой временной диаграммы, требуется задавать повышенные требования по быстродействию для памяти данных, что приводит к увеличению площади и энергопотребления.

Для устранения этого недостатка предложено решение, которое состоит в том, чтобы разделить временную диаграмму доступа к полю данных и полю тэгов. Основная идея заключается в том, чтобы получить информацию с поля тэгов кэш-памяти на пол-такта раньше, чем от поля данных. При этом требование максимального быстродействия распространяется только на память тэгов. Соответственно память данных может быть реализована на менее быстрых ячейках памяти, потребляющих меньше энергии.

На рис. 6 и рис. 7 показано, как предлагается модернизировать схему и временную диаграмму доступа к кэш-памяти микропроцессора.

Рис. б. Схема формирования сигнала отключения неиспользуемых блоков рЫ2_Я11Ыс раздельной диаграммой доступа к полям данных и тэгов

Рис 7 Временная диаграмма формирования сигнала отключения неиспользуемых блоков рЫ2_ЯУЫ с раздельным доступом к полям тэгов и данных

Как видно из рис. 7, новая структура конвейера предоставляет больше времени для доступа к кэш-памяти, за счет чего содержимое памяти тэгов становиться доступным раньше. Соответственно, становится возможным сформировать признак попадания в кэш Та%_Ец и зависящий от него признак цикла останова СМ^аЦ с запасом времени, который позволит компенсировать задержку Тс1к на дереве синхросигналов. Таким образом, реализация предложенных схемотехнических решений позволяет выполнять отключение неиспользуемых блоков в циклах останова в целях снижения общего энергопотребления. При этом за счет снижения требований к критичному пути становиться возможным увеличение рабочей частоты.

Комплекс структурных и схемотехнических решений, позволяющий оптимизировать структуру конвейера с целью уменьшения параметра «энергопотребление\производительность»

В результате выполнения последовательности действий по структурной оптимизации конвейера применительно к RISC микропроцессору К1 предложены следующие структурные и схемотехнические решения, позволяющие реализовать схему отключения неиспользуемых блоков при сохранении производительности:

1. Изменение распределения действий по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»;

2. Отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

3. Введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать такты останова конвейера в циклах записи в кэшпамять;

4. Разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирования признака отключения CMjtall и снизить требования к быстродействию памяти поля данных, а также достичь экономии в занимаемой площади и энергопотреблении.

Особенность предложенного комплекса структурных и схемотехнических решений заключается в том, что данные решения, будучи разработаны для решения частной задачи обеспечения реализации схемы отключения неиспользуемых блоков для режима CMstall, могут быть использованы при проектирования любого RISC микропроцессора, имеющего структуру конвейера, близкую к структуре KL Применение предложенных решений позволит одновременно повысить производительность за счет оптимизации критичных по времени цепей и снизить энергопотребление за счет отключения неиспользуемых блоков.

Методика структурной оптимизации конвейера команд

В результате обобщения материала, описанного в предыдущих разделах, предложена методика структурной оптимизации конвейера.

Назначением методики является минимизация параметра

энергопотребление/производительность при выполнении заданной типовой задачи. Поставленная цель достигается за счет формализации процесса разработки структурных и схемотехнических решений, обеспечивающих реализацию схем отключения неиспользуемых блоков при сохранении или повышении производительности.

Методику можно представить в виде следующей последовательности действий:

1 Анализ распределения операций по стадиям конвейера Определение стадий конвейера, в которые требуется вставить схемы отключения неиспользуемых блоков.

Исходные данные:

• С1руктурная схема разрабатываемого микропроцессора, включая распределение операций по стадиям конвейера;

• Перечень режимов работы, для которых требуется реализация схем отключения неиспользуемых блоков.

Результат: Номер стадии конвейера микропроцессора, в которую требуется включить схему отключения неиспользуемых блоков.

2. Определение критичной цепи, в которую требуется включить схему отключения неиспользуемых блоков.

Исходные данные:

• Номер стадии конвейера микропроцессора, в которую требуется включить схему отключения неиспользуемых блоков;

• Временное распределения операций по стадиям конвейера.

Результат: Временная диаграмма критичной цепи.

3. Оценка вклада, вносимого схемой отключения неиспользуемых блоков, в критичную цепь.

Исходные данные:

• Временная диаграмма критичной цепи;

• Структура схемы отключения неиспользуемых блоков.

Результат: Значение дополнительного времени, вносимого схемой отключения

неиспользуемых блоков в критичную цепь. *

4. Анализ возможности реализации схемы отключения неиспользуемых блоков без снижения производительности в рамках существующего конвейера

Исходные данные'.

• Временная диаграмма критичного пути;

• Оценка дополнительного времени, вносимого схемой отключения неиспользуемых блоков в критичную цепь.

Результат: Заключение о возможности реализации схемы отключения неиспользуемых блоков без снижения производительности в рамках существующего конвейера.

Если заключение положительно, переход к п.7 методики. Если нет, переход к следующему пункту.

5. Исследование возможных вариантов оптимизации конвейера

Исходные данные:

• Структурная схема разрабатываемого микропроцессора, включая распределение операций по стадиям конвейера;

• Номер стадии конвейера микропроцессора, в которую требуется включить схему отключения неиспользуемых блоков;

• Временные диаграммы критичных цепей;

• Описания структур конвейеров существующих RISC процессоров.

Результат: Предложения по оптимизации структуры конвейера.

6. Анализ влияния предложений по оптимизации конвейера на производительность с учетом заданных ограничений.

Исходные данные:

• Предложения по оптимизации структуры конвейера;

• Набор ограничений, налагаемых на разработчика техническими требованиями.

Результат: Заключение о целесообразности реализации предложениям по оптимизации конвейера.

Если заключение положительное, переход к следующему пункту, если нет - возврат к п.З данной методики.

7 Разработка структурных и схемотехнических решений на основе предложений по оптимизации конвейера, обеспечивающих реализацию схем отключения неиспользуемых блоков.

Исходные данные:

• Структура микропроцессора;

• Описание режимов работы;

• Предложения по оптимизации конвейера.

Результат: Структура оптимизированного конвейера, перечень структурных и схемотехнических решений, структурные и принципиальные схемы.

Результаты реализации схемы отключения неиспользуемых блоков

В конце 2003 г. на фабрике компании Xfab (Великобритания) были изготовлены образцы микропроцессора К2, при разработке которого реализованы структурные и схемотехнические решения, предложенные в данной работе. Структурная схема микропроцессора К2 приведена на рис. 8.

Измерения показали, что рабочая тактовая частота образцов составляет 100 МГц., что в 3 раза превышает значение максимальной рабочей частоты микропроцессора KI. Частично (на 50%) такое увеличение достигнуто за счет перехода на новый уровень технологии (с 0,5 мкм на 0,35 мкм). Однако проведенные оценки показали, что основное

влияние на увеличение рабочей частоты оказали структурные и схемотехнические решения, использованные в микропроцессоре при реализации конвейера выполнения команд.

Блок управления частотой

Системный сопроцессор (СРО) Контрольные регистры регистры управления памятью

Буфер преобразования адреса (TLB)

физический адр( £

Шина; анных

синхросигналы phll, phi2

Целочисленный процессор (CPU)

Контроллер конвейера

Регистровый файл 32*32

АЛУ

Устройство ум ножения\дел ения

Формирователь адреса

Блок коммутации данных

Виртуальный адрес

I

Буфер чтения

Буфер записи

Контроллер шины

|~На

Набор О

Набор 1

Кэш команд (2МКБ)

Арифметический сопроцессор (СР1)

{ Устройство управления

Регистровый файл 16*64

Устройство экспоненты

Устройство сложения

Устройство умножения

Устройство деления

Набор 0

11

Набор 1

Кэш данных (2*4КБ)

Интерфейсный блок

Рис. 8. Структурная схема микропроцессора К2

На рис. 9 показаны сравнительные значения энергопотребления микропроцессоров К1 и К2 при решении разных задач. Измерения показывают, что на задаче PRIME, при выполнении которой эффект отключения неиспользуемых блоков проявляется особенно

сильно, энергопотребление микропроцессора

Удельное энергопотребление, Т ■ 25 С, V=3,3 В

Рис. 9. Удельное энергопотребление микропроцессоров К1 и К2

aajn

К2 в 4 раза меньше, чем энергопотребление К1. Чтобы оценить достигнутые результаты с точки зрения энергопотребления и

производительности, для сравнения были взяты наиболее близкие по технологии изготовления и функциональному составу

отечественные и зарубежные аналоги, которые реализованы с использованием технологии 0,50,35 мкм. Сравнение с микропроцессорами, изготовленными по технологии ниже 0.35 мкм, не проводилось, так как для них используется меньшее напряжение питания и более

быстрые базовые ячейки, что затрудняет оценку качества использованных структурных и схемотехнических решений. Параметры выбранных микропроцессоров приведены в табл. 5.

Таблица 5. Сравнение RISC-микропроцессоров, близких по характеристикам к микропроцессору К2

IDT79RV3081 K1 К2 IDT79RC32364

Изготовитель ЮТ нииси РАН НИИСИ РАН ГОТ

Частота, МГц 40 _| 33 100 133

Год разработки 1994 2001 2003 2000

Технология, мкм 0,5 0,5 0,35 0,35

Напряжение питания, В 3,3 3,3 3,3 3,3

Объем кэш-памяти (Inst i-data), КБ 8+8 direct mapped 8+8 direct mapped 8+8 2 way 8+2 2 way

Наличие FPU + + + -

Потребление тип/макс, Вт 1,5/2,0 0,9/1,1 1,0/2,5 0,70/-

Удельное потребление типичное, мВт/МГц 37,5 27,3 10,0 5,3

Как видно из таблицы, по своим параметрам микропроцессор К2 близок к микропроцессору IDT79RC32364, который был разработан компанией IDT в 2000 г. Микропроцессор К2 имеет несколько худшее быстродействие и энергопотребление, однако обладает большим объемом кэш-памяти и более широкими функциональными возможностями за счет наличия сопроцессора вещественной арифметики, который отсутствует в IDT79RC32364.

Заключение

Основным научным результатом является развитие методов проектирования высокопроизводительных RISC-микропроцессоров для встраиваемых применений.

Основным теоретическим результатом является разработка методик проектирования, типовых структурных и схемотехнических решений, обеспечивающих создание высокопроизводительных микропроцессоров для встраиваемых применений с пониженным значением параметра «энергопотребление/производительность»

Частные теоретические результаты:

1) Разработана методика оценки эффективности селективного отключения блоков микропроцессора. Назначение методики состоит в том, чтобы обоснованно определить режимы работы микропроцессора, для которых целесообразно применение метода отключения неиспользуемых блоков, и для каждого выбранного режима определить набор отключаемых блоков. Применение методики позволяет уменьшить риск принятия ошибочных решений на ранней стадии разработки, за счет чего снизить трудоемкость и общее время проектирования.

2) Разработана методика структурной оптимизации конвейера. Назначение методики состоит в минимизации параметра энергопотребление/производительность при выполнении заданной типовой задачи. Поставленная цель достигается за счет

формализации процесса разработки структурных и схемотехнических решений, обеспечивающих реализацию схем отключения неиспользуемых блоков при сохранении яли повышении производительности.

3) Проведена апробация разработанной методики оценки эффективности селективного отключения блоков микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встраиваемых применений. В результате использования методики достигнуты следующие основные результаты:

• Определены типовые задачи для встраиваемых применений, предложена тестовая система и построена модель типовой задачи, которая состоит из набора тестовых программ Prime, Dhrystone 2.1 и Flops 2.0 выполняемых в течение 40%, 25% и 35% общего времени соответственно. Модель типовой задачи может использоваться при исследовании свойств любых микропроцессоров, предназначенных для встраиваемых применений.

• Разработана система моделирования, позволяющая исследовать поведение узлов микропроцессора при выполнении тестовых задач. Система использует поведенческое описание микропроцессора на языке Verilog HDL с возможностью подключения модулей, написанных на языке «С». Моделирование выполняется под управлением программы Verilog-NC компании Cadence.

• Реализовано выполнение тестовых задач на модели микропроцессора и вычислены коэффициенты эффективности селективного отключения неиспользуемых блоков для каждого из выбранных режимов функционирования, что позволило сделать вывод о целесообразности реализации схемы отключения блоков, неиспользуемых в режиме останова CM_Stall.

4) Проведена апробация разработанной методики структурной оптимизации конвейера команд микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встраиваемых применений. В результате использования методики разработан следующий комплекс структурных и схемотехнических решений, введенных в структуру микропроцессора для обеспечения эффективности отключения неиспользуемых блоков:

• изменение распределения действий по стадиям конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»;

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать останова конвейера в циклах записи;

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирования признака отключения CM stall и при этом снизить требования к быстродействию памяти данных, за счет чего достичь экономии в занимаемой площади и энергопотреблении.

Основным практическим результатом является разработка высокопроизводительного микропроцессора К2, предназначенного для встраиваемых применений, спроектированного на базе структурных и схемотехнических решений, полученных с помощью методики оптимизации конвейера команд. Опытные образцы этого микропроцессора изготовлены по КМОП-технологии с технологическими нормами 0,35 мкм. В результате сравнительного исследования энергопотребления микропроцессоров К1 и К2 показано, что применение разработанных в диссертационной работе методик проектирования, структурных и схемотехнических решений позволяет обеспечить снижение энергопотребления RISC-микропроцессоров

при решении типовых задач от 35 до 75 % (в зависимости от задачи), повысить производительность на 100% (при сохранении технологии производства) и сократить время проектирования в 1,5-2,0 раза.

Список работ, опубликованных по теме диссертации

1. Осипенко П.Н. Малогабаритные ЭВМ с архитектурой MIPS // Современные проблемы аэрокосмической науки. Тез. докладов И Всероссийской научн.-техн. конф. молодых ученых, -Жуковский. :ЦАГИ, 1999.-С.16.

2. Осипенко П.Н. Сравнительный анализ микропроцессорных схем, реализованных на КНИ и обьемном кремнии// V Всероссийское совещание-семинар по проблеме «Создание сверхбольших интегральных схем на основе структур «кремний-на-изоляторе» со скрытым диэлектрическим слоем» КНИ-2003, Секция прикладных проблем при Президиуме РАН, М.: 2003.

3. Осипенко П.Н. Управление синхросигналом как способ снижения энергопотребления 32-х разрядного RISC микропроцессора // Информационная безопасность. Микропроцессоры. Отладка сложных систем. Сб. статей, Под ред. академика РАН В.Б. Бетелина, -М.:НИИСИ РАН, 2004. -С.27-35.

4. Осипенко П.Н. Методика оценки эффективности применения метода отключения неиспользуемых блоков RISC-микропроцессоров // Научная сессия МИФИ-2005: Сб.науч.трудов. -Т.1. - М.гМИФИ, 2005. -С.78-79.

5. Осипенко П.Н. Комплекс структурных и схемотехнических решений по оптимизации конвейера RISC микропроцессора // Электроника, микро- и наноэлектроника. Сб. науч. трудов, Под ред. В.Я. Стенина, -М.гМИФИ, 2005. -С.114-118.

6. Дергачев П.Н., Новожилов Е.А., Осипенко П.Н. Влияние схемотехнических решений на энергопотребление микропроцессора с системой команд MIPS // Научная сессия МИФИ-2004: Сб.науч.трудов. -Т.1. - М.:МИФИ, 2004. -С. 120.

7. Способы уменьшения токов потребления КМОП СБИС / С.И. Борошко, С.Г. Иванов,

A.A. Ивлев, В.Н. Ильягуев, O.A. Калашников, П.Н. Осипенко, Ю.В. Пекач // Радиационная стойкость электронных систем «Стойкость-2004». Научно-технический сборник, Вып. 7. -М:СПЭЛС, 2004. -С.77-78.

8. Моделирование вычислительных систем на базе микропроцессоров с архитектурой MIPS / А.П. Емелин, П.А. Монахов, П.Н. Осипенко, В.Н. Подобаев // Научная сессия МИФИ-2004: Сб.науч.трудов. -Т.1. - МлМИФИ, 2004. -С.136-137.

9. Разработка и применение поведенческой С-модели микропроцессора 1890ВМ1Т /

B.Н. Подобаев, Е.А. Новожилов, П.Н. Осипенко, В.Ю. Лазарев. // Информационная безопасность. Микропроцессоры. Отладка сложных систем. Сб. статей / Под ред. В.Б. Бетелина. - М.:НИИСИ РАН, 2004. -С. 13-24.

Ю.Новожилов Е.А., Осипенко П.Н.. Оптимизация конвейера 32-х разрядного микропроцессора с целью снижения энергопотребления и повышения производительности // ПЭМ-2004. Тез. докладов девятой международная научн.-техн. конф. -Таганрог.:ТРТУ, 2004. -4.2, -С.27-28.

11. Архитектура микропроцессора с системой команд MIPS и его основные характеристики / П.Н. Дергачев, Ю.В. Лазарев, Е.А. Новожилов, П.Н. Осипенко, В.Н. Подобаев, A.B. Шувалов // Научная сессия МИФИ-2004: Сб.науч.трудов. -Т.1. - М.: МИФИ, 2004.-С.118-119.

2007-4 4291

12. Новожилов Е.А., Осипенко П.Н. Параметры RISC микропроцессоров разработки НИИСИ РАН // Элементная база 2004. Тез. доклада 5-й научн.-техн. конф. -Сочи.:МНТОРЭС им. Попова, 2004.

13.Анализ производительности микропроцессора «Комдив» / П.Н. Дергачев, Е.А. Новожилов, П.Н. Осипенко, С.А. Сидоров, В.Н. Подобаев // Информационная безопасность. Инструментальные средства программирования. Микропроцессорные архитектуры. Сб. статей. Под ред. чл.-корр. РАН В.Б. Бетелина, -М..НИИСИ РАН, 2003. -С.153-168.

14. Генерация эффективного кода для микропроцессора «Комдив» / Н.И. Вьюкова, В.А. Гапатенко, П.Н.Дергачев, П.Н. Осипенко, С.В. Самборский, С.А. Сидоров // Информационная безопасность. Инструментальные средства программирования. Микропроцессорные архитектуры Сб. статей. Под ред. чл.-корр. РАН В.Б. Бетелина, -М.:НИИСИ РАН, 2003. -С. 126-153.

15.Бетелин В.Б., Бобков С.Г., Дубровский А.Г., Задябин С.О., Крыницкий А.В., Новожилов Е.А., Осипенко П.Н., Романюк С.Г., Сердин О.В.. Элементная база аппаратно-программной платформы «Багет». Том 1. -М.:НИИСИ РАН, 2004. -364 стр.

16.Бетелин В.Б., Бобков С.Г., Дубровский А Г., Задябин С.О., Крыницкий А.В., Новожилов Е.А., Осипенко П.Н., Романюк С.Г., Сердин О.В.. Элементная база аппаратно-программной платформы «Багет». Том 2. -М.:НИИСИ РАН, 2004. -250 стр.

17. Велихов Е.П., Бетелин В.Б., Бобков С.Г., Галатенко В.А., Годунов А.Н., Грюнталь А.И., Кушниренко А.Г., Осипенко П.Н., Романюк С.Г., Сидоров С.А.. Аппаратно-программная платформа «Багет». Концепция и возможности. -М.гНИИСИ РАН, 2004. -384 стр.

Список основных сокращений, использованных в автореферате

RISC (Reduced Instruction Set Computer) - процессор с сокращенным набором

команд;

КМОП схема - схема на комплиментарных транзисторах со структурой метал -

окисел - полупроводник;

КНИ - кремний на изоляторе;

ОЗУ - оперативное запоминающее устройство;

ПЗУ - постоянное запоминающее устройство;

САПР - система автоматизированного проектирования;

СБИС - сверхбольшая интегральная схема.

Принято к исполнению 02/08/2005 Заказ № 967

Исполнено 03/08/2005 Тираж: 100 экз

ООО «11-й ФОРМАТ» ИНН 7726330900 Москва, Балаклавский пр-т, 20-2-93

(095)747-64-70 ?гпит

www.autoreferat.ru £ 0 U П I 2005

Введение.

Глава 1. Анализ методов снижения энергопотребления цифровых КМОП СБИС.

1.1. Сравнение влияния качества схемотехнических решений современных микропроцессоров на энергопотребление.

1.2. Методы снижения энергопотребления в цифровых схемах.

1.3. Снижение напряжения питания и уменьшение проектных норм.

1.4. Динамическое управление частотой и напряжением питания.

1.5. Включение дополнительных тактов останова в конвейер.

1.6. Использование нескольких напряжений в одном кристалле.

1.7. Применение технологии «кремний на изоляторе».

1.8. Метод селективного отключения синхросигнала.

1.9. Использование средств САПР.

1.10. Выводы, постановка задачи.

Глава 2. Эффективность отключения блоков в тактах останова для микропроцессоров, ориентированных на встроенные применения.

2.1. Анализ типовой задачи для встраиваемых применений.

2.2. Исследование структуры энергопотребления RISC микропроцессора для встраиваемых применений.

2.3. Оценка эффективности отключения блоков для типовых режимов работы микропроцессора.

2.4. Система моделирования для исследования логической модели микропроцессора.

2.5. Оценка эффективности селективного отключения блоков микропроцессора.

2.6. Методика оценки эффективности селективного отключения блоков микропроцессора.

2.7. Выводы.

Глава 3. Оптимизация структуры конвейера с целью уменьшения параметра «энергопотребление/производительность».

3.1. Анализ возможности реализации отключения неиспользуемых блоков без снижения производительности в рамках существующего конвейера.

3.2. Анализ вариантов оптимизации структуры конвейера исследуемого микропроцессора на примере К1.

3.3. Анализ структуры конвейера RISC-микропроцессора на примере IDT79R32364.

3.4. Методика структурной оптимизации конвейера команд.

3.5. Выводы.

Глава 4. Применение разработанных методик при проектировании RISC микропроцессора К2 с уменьшенным показателем энергопотребление/производительность».

4.1. Применение методики оценки эффективности селективного отключения блоков микропроцессора при проектировании микропроцессора К2.

4.2. Применение методики структурной оптимизации конвейера команд при проектировании микропроцессора К2.

4.3. Комплекс структурных и схемотехнических решений, позволяющий оптимизировать структуру конвейера с целью уменьшения параметра «энергопотребление\производительность».

4.4. Выводы.

Глава 5. Разработка и исследование микропроцессора с оптимизированной структурой конвейера.

5.1. Структура оптимизированного конвейера с учетом предложений по оптимизации структуры конвейера.

5.2. Основные характеристики микропроцессора с оптймизированной структурой конвейера.

5.3. Стенд для исследования микропроцессоров К1 и К2. Результаты измерений энергопотребления.,.

5.4. Сравнение энергопотребления наиболее близких аналогов RISC-микропроцессора К2.

5.5. Выводы.

Технологические достижения микроэлектроники привели к бурному росту степепи интеграции, повышению рабочих частот интегральных схем и, как следствие, к увеличению локальной плотности выделения рассеиваемой энергии в полупроводниковых приборах. Для стационарной аппаратуры, в которой допустимо применение систем охлаждения, возможно использование специальных корпусов и радиаторов, отсутствуют жёсткие ограничения на потребляемую мощность. Разработчики такой аппаратуры могут использовать компоненты, для которых потребляемая мощность достигает 100 Вт и более на корпус СБИС. Однако во многих приложениях именно мощность потребления становиться ограничивающим фактором при дальнейшем повышении рабочей частоты и функциональной сложности СБИС.

В настоящее время быстро растет рынок встраиваемых систем, портативных и переносных устройств с автономным питанием. Это относится к коммуникационным приборам (телефоны, пейджеры), портативным компьютерам, навигационным приборам и многим другим. Для этих областей применения требуются устройства малого размера, более легкие, работающие длительное время без перезарядки батарей. Для многих портативных устройств эти требования непосредственно транслируются в требования к уменьшению энергопотребления, поскольку элементы питания (батареи или аккумуляторы) имеют значительный вес и габариты. В таких применениях потребляемая мощность СБИС не должна превышать долей или единиц Вт на корпус. По имеющимся прогнозам для выполнения проектных задач ближайших 10-15 лет необходимо уменьшить энергопотребление СБИС более, чем на порядок по сравнению с параметрами современных КМОП схем.

С другой стороны, увеличение объемов обрабатываемой информации и необходимость их обработки в реальном времени требуют от вычислительных систем все более высокой производительности.

Требования снижения энергопотребления и повышения производительности СБИС микропроцессоров, в общем случае, противоречат друг другу. Поэтому поиск путей разрешения этой проблемы, разработка методик проектирования, поиск структурных и схемотехнических решений, обеспечивающих выполнение все более сложных задач при соблюдении жёстких норм энергопотребления является актуальной проблемой.

Цель работы: Разработка методик проектирования, типовых структурных и схемотехнических решений, обеспечивающих создаиие высокопроизводительных микропроцессоров для встраиваемых применений с пониженным значением параметра «энергопотребление/производительность», а также создание и исследование конкретных реализаций высокопроизводительных RISC-микропроцессоров.

Для достижения указанной цели необходимо решение следующих задач:

1. Анализ методов снижения энергопотребления СБИС класса микропроцессоров.

2. Определение модели типовой задачи для встраиваемых применений, модели типовой системы и комплекса тестовых программ, имитирующих поведение системы при выполнении типовой задачи.

3. Исследование структуры энергопотребления СБИС микропроцессора в различных режимах.

4. Разработка системы моделирования, позволяющей исследовать режимы работы и загрузку основных функциональных узлов проектируемого микропроцессора на ранней стадии разработки.

5. Разработка методики оценки эффективности селективного отключения неиспользуемых блоков.

6. Разработка методики структурной оптимизации конвейера команд.

7. Разработка комплекса типовых структурных и схемотехнических решений, обеспечивающих селективное отключение неиспользуемых блоков при сохранении производительности.

8. Проектирование высокопроизводительной СБИС современного RISC микропроцессора с оптимизированной структурой конвейера команд.

9. Сравнительные исследования образцов RISC микропроцессоров для оценки влияния предложенных методов проектирования и разработанных структурных и схемотехнических решений на энергопотребление и производительность

Научная новизна диссертации

1. Разработана методика оценки эффективности селективного отключения блоков микропроцессора для встраиваемых применений. Методика основана на анализе структуры блоков микропроцессора с учетом их активности при выполнении типовых задач для встраиваемых применений. Методика формализует процесс принятия наиболее целесообразных решений о реализации схем селективного отключения блоков микропроцессора на заданном наборе типовых задач. Применение методики позволяет снизить риск принятия ошибочных решений на ранней стадии разработки, за счет чего снизить трудоемкость и общее время проектирования при обеспечении заданных параметров.

2. Разработана методика структурной оптимизации конвейера команд, обеспечивающей минимизацию параметра энергопотребление/производительность на заданном наборе типовых задач. Методика формализует процесс оптимизации конвейера с целью минимизации параметра энергопотребление/производительность при выполнении типовой задачи. Применение методики позволяет сократить сроки проектирования и обеспечить достижение требуемых параметров.

3. Разработан комплекс оригинальных структурных и схемотехнических решений, позволяющих снизить энергопотребление RISC микропроцессора при сохранении его производительности. Предложенные решения могут быть использованы при разработке новых типов микропроцессоров с RISC архитектурой.

Практическая значимость и внедрение результатов диссертации

Впервые в России разработан и изготовлен на отечественном предприятии 32-разрядный RISC-микропроцессор К2, который по показателю производительность/энергопотребление находится на уровне лучших зарубежных аналогов.

Положения, выносимые на защиту

1. Методика оценки эффективности отключения неиспользуемых блоков. Использование методики позволяет принять наиболее целесообразное решение о реализации схем селективного отключения блоков в СБИС микропроцессоров на заданном наборе типовых задач.

2. Методика структурной оптимизации конвейера команд, обеспечивающая минимизацию параметра энергопотребление/производительность на заданном наборе типовых задач.

3. Комплекс структурных и схемотехнических решений, позволяющих реализовать схему отключения неиспользуемых блоков при сохранении производительности RISC-микропроцессора, а именно:

• изменение распределения микроопераций по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»;

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать такты останова в циклах записи в кэш-память;

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирование признака отключения CMstall и снизить требования к быстродействию памяти данных, а также достичь сокращения занимаемой площади и энергопотребления.

Апробация результатов диссертации

Основные положения диссертации докладывались и обсуждались на следующих семинарах и конференциях:

1. Международная школа-семинар по автоматизации и компьютеризации в науке, технике и промышленности ACS'98.(r. Москва, 1998г.).

2. II Всероссийская научно-техническая конференция молодых ученых «Современные проблемы аэрокосмической науки», (г. Жуковский, 1999г.).

3. Научная сессия МИФИ-2004, (г. Москва, 2004г.).

4. Научно-технический семинар фонда УНИЭТ «Новые отечественные разработки в области создания микропроцессоров, процессоров цифровой обработки сигналов, микроконтроллеров: создание, проблемы, опыт применения, перспективы» (г. Москва, 2004г.).

5. Девятая международная научно-техническая конференция «ПЭМ-2004» Актуальные проблемы твердотельной электроники и микроэлектроник (г. Таганрог, 2004г.).

6. Пятая научно-техническая конференция «Элементная база 2004» «Проблемы обеспечения ракетно-космической отрасли высококачественной элементной базой» (г. Сочи, 2004г.).

7. Научная сессия МИФИ-2005, (г. Москва, 2005г.).

Публикации

По результатам диссертации опубликовано 17 работ.

Структура и объем диссертации

Диссертация состоит из введения, пяти глав, заключения и списка литературы, включающего 103 наименований. Содержание диссертации изложено на 145 страницах, включая рисунки, графики и таблицы.

Основные результаты пятой главы:

1) Разработан микропроцессор К2, при проектировании которого использованы структурные и схемотехнические решения, разработанные в результате применения разработанных методик.

2) Разработана методика экспериментального определения влияния ' отключения неиспользуемых блоков в тактах останова, вызванных ситуацией CMStall, с учетом влияния других конструктивных решений, снижающих

I I I энергопотребление микропроцессора К2.

3) Разработан стенд, позволяющий измерять энергопотребление микропроцессоров в процессе выполнения тестовых программ. Проведены измерения энергопотребления микропроцессоров К1 и К2 при выполнении тестовых программ Prime и Flops 2.0. |

4) Определены экспериментальные значения коэффициента влияния отключения неиспользуемых блоков К тос/еехр- Полученные результаты соответствуют расчетным значениям коэффициента Кmocje, полученным в главе 2, с точностью 22%, что свидетельствует о корректности предложенной в работе методике оценки эффективности отключения неиспользуемых блоков микропроцессора.

5) Показано, что применение предложенных в диссертационной работе методик и разработанных на их основе структурных и схемотехнических ' ' решений, позволило снизить энергопотребление от 35 до 75 % в зависимости от задачи, увеличить быстродействие до 100% без учета влияния технологии, а также сократить время проектирования до двух раз.

Заключение. Основные результаты диссертации {

1) Разработана методика оценки эффективности селективного отключения блоков микропроцессора. Назначение методики состоит в том, чтобы ; обоснованно определить режимы работы микропроцессора, для которых целесообразно применение метода отключения неиспользуемых блоков, и для каждого выбранного режима определить набор отключаемых блоков. I t

Применение методики позволяет уменьшить риск принятия ошибочных решений на ранней стадии разработки, за счет чего снизить трудоемкость и общее время проектирования.

2) Разработана методика структурной оптимизации конвейера. Назначение методики состоит в минимизации параметра j энергопотребление/производительность при выполнении заданной типовой задачи. Поставленная цель достигается за счет формализации процесса разработки структурных и схемотехнических решений, обеспечивающих реализацию схем отключения неиспользуемых блоков при сохранении или повышении производительности.

3) Проведена апробация разработанной методики оценки эффективности селективного отключения блоков микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встроенных применений. В результате использования методики достигнуты следующие основные результаты:

• Определены типовые задачи для встраиваемых применений, предложена тестовая система и построена модель типовой задачи, которая состоит из набора тестовых программ Prime, Dhrystone 2.1 и Flops 2.0 выполняемых в течении 40%, 25% и 35% общего времени соответственно. I

Модель типовой задачи может использоваться при исследовании свойств

134 i любых микропроцессоров, предназначенных для встраиваемых применений.

• Разработана система моделирования, позволяющая исследовать поведение узлов микропроцессора при выполнении тестовых задач. I

Система использует поведенческое описание микропроцессора на языке I

Verilog HDL с возможностью подключения модулей, написанных на языке «С». Моделирование выполняется под управлением программы Verilog-NC компании Cadence.

• Реализовано выполнение тестовых задач на модели микропроцессора и вычислены коэффициенты эффективности селективного отключения неиспользуемых блоков для каждого из режимов I функционирования, что позволило сделать вывод о целесообразности реализации схемы отключения блоков, неиспользуемых в режиме останова CMStaIl.

4) Проведена апробация разработанной методики структурной оптимизации конвейера команд микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встроенных применений. В результате использования методики разработан следующий комплекс I структурных и схемотехнических решений, введенных в структуру микропроцессора для обеспечения эффективности отключения неиспользуемых блоков: ! I

• изменение распределения действий по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»; j

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать количество тактов останова в циклах записи; •

• модернизация компилятора языка «С» с целью учета введения дополнительного буфера в схеме управления кэш-памятью; i

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирование признака отключения CMstall и при этом снизить требования к быстродействию памяти данных, за счет чего достичь экономии в занимаемой площади и энергопотреблении. i

5) С использованием структурных и схемотехнических решений, полученных i с помощью методики оптимизации конвейера команд, разработаны структурные и схемотехнические решения, которые использованы при проектировании высокопроизводительного микропроцессора для встраиваемых применений К2.

Опытные образцы этого микропроцессора изготовлены по КМОП-технологии с технологическими нормами 0.35 мкм.

6) Проведено исследование энергопотребления микропроцессоров К1 и К2. Показано, что использование разработанных в диссертационной работе методик проектирования, структурных и схемотехнических решений позволяет обеспечить снижение энергопотребления RISC-микропроцессоров при решении типовых задач от 35 до 75 % (в зависимости от задачи), повысить производительность на 100% (при сохранении технологии производства) и сократить время проектирования в 1,5-2,0 раза. !

Практический результат заключается в разработке первого в России; 32i разрядного RISC микропроцессора для встраиваемых применений, предназначенного для изготовления на российском предприятии.

На базе микропроцессора К2 в ряде организаций спроектированы и I изготовлены модули в конструктиве 3U, 6U и PC 104, реализующие функции законченной ЭВМ и предназначенные для встроенных применений:

- модуль интеллектуальных интерфейсов в конструктиве 6U (КБ «Корунд-М», I г.Москва);

- модуль навигационных приемников в конструктиве PC 104 (КБ «Навис», г.Москва);

- модуль центрального процессора в конструктиве 3U (НКБ ВС, г. Таганрог).

Разработанные методика оценки эффективности селективного отключения блоков и методика оптимизации конвейера команд могут быть использованы при разработке новых типов RISC-микропроцессоров и позволяют на ранней стадии разработки обеспечить эффективность реализации схем селективного отключения блоков СБИС класса микропроцессоров на заданном наборе типовых задач. Методики позволяют сократить время разработки за счет снижения риска принятия неэффективных решений и, соответственно, уменьшения количества итераций проектирования.

Разработанная система моделирования, позволяющая исследовать режимы работы, использования и загрузки каждого из функциональных узлов проектируемого микропроцессора на ранней стадии разработки, может быть адаптирована для исследования различных типов микропроцессоров, а также других типов сложнофункциональных цифровых устройств, например системного контроллера или периферийных модулей на ранних стадиях проектирования, что сокращает количество необходимых аппаратных итераций при создании опытных образцов СБИС.

Разработанный отечественный микропроцессор К2 не уступает зарубежным аналогам по показателю энергопотребление/производительность.

Результаты диссертации используются при проектировании нового 64разрядного RISC микропроцессора, разработку которого в настоящее время выполняет НИИСИ РАН.

1. Yeap G. Practical low power digital VLS1.Design I I Kluwer Academic Publishers, 1998.

2. Chandrakasan A., Sheng S., Broersen R. Low-power CMOS Digital Design // IEEE Journal of Solid-State Circuits, 1999, v.27(4), pp.473-484.

3. Chandrakasan A., Brodersen R. Low Power Digital CMOS Design // Kluwer Academic Publishers, 1995.

4. Ricardo Gonzalez, Mark Horowitz. Energy Dissipation in General Purpose Microprocessors // IEEE Journal of Solid-State Circuits, 1996, v.31(9), pp. 12771284.

5. Pedram M. Power Minimization in 1С Design: principles and Applications // ACM T4ransactions on Design Automation of Electronic Systems, January, 1996. v. 1 (1), pp.3-56.

6. Yeap G., Wild A. Introduction to Low-Power VLSI design // International Journal of High Speed Electronics and Systems, January, 1996, v.7, n.2, pp. 1-26.

7. Najm F. A servey of Power Estimation Techniques in VLSI Circuits // IEEE Transaction on VLSI Systems, December, 1994, v.2(4), pp.446-455.

8. Najm F. Transition Density: A new measure of activity in Digital Circuits // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, February, 1993, v. 12(2), pp.310-323.

9. Newmani M., Najm F. Towards a High-level Power Estimation Capability // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, January, 1996, v.l5(6), pp.588-598.

10. Borah M., Owens R., Irwin M. Transistor Sizing for Low Power CMOS Circuits // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, January, 1996, v. 15(6), pp.665-671.

11. Yeap G.K., Nairn F.N. Low Power VLSI Design and Technology// Selected Topics in Electronics and Systems. World Scientific Publishing Co, 1996, v.6.

12. Power Compiler Workshop. Student Guide // Synopsys, 2003.

13. Nikolaidis S., Chatzigeorgiou A. Circuit-Level Low-Power Design, in Designing CMOS Circuits for Low Power // Kluwer Academic Publishers, 2002.

14. Li Y., Henkel J. A framework for estimating and minimizing energy dissipation of embedded IIW/SW systems // Proc. Design Automation Conf., June, 1998, pp. 188193.

15. Kougia S., Chatzigeorgiou A., Nikolaidis S. Evaluating Power Efficient Data-Reuse Decisions for Embedded Multimedia Applications: An Analytical Approach И Journal of Circuits, Systems and Computers, February, 2004, v.13(1), pp 125-129.

16. Chatzigeorgiou A., Stephanides G. Energy Issues in Software Design of Embedded Systems // 2nd WSEAS International Conference on Applied Informatics, Rethymnon, Crete, Greece, July 7-14, 2002.

17. Ishihara Т. and Yasuura Н. "Voltage scheduling problem for dynamically variable voltage processors" // Proc. Int'l Symposium on Low Power Electronics and Design, August, 1998, pp. 197-202.

18. Patterson D., Hennesy J. Computer Architecture and Quantitative Approach // Morgan Kaufmann Publishers, Inc., San Francisco, California, 1996.

19. Raghunathan A., Jha N.K., Dey S. High-Level Power analysis and optimization // Kluwer Academic Publishers, 1998.

20. T.Kuroda et al. Variable supply-voltage scheme for low-power high-speed CMOS digital design //JSSC, Mar. 1998, vol.33, pp.454-462.

21. Intel Centrino Mobile Technology Performance Brife // March, 2003. www.intel.com/performance

22. Mobile Intel® Pentium® III Processors Intel SpeedStep® Technology

23. The Mobile AMD Athlon Processor // AMD, Inc, 2002, www.amd.com

24. AMD Power Now Technology // AMD, Inc. 2000, www.amd.com

25. Explaining AMD PowerNow!™ Technology // AMD, Inc. 2000, www.amd.com

26. LongRun™ Dynamic Power/Thermal Management //www.transmeta.com

27. Transmeta Gets More Efficeon // Microprocessor Report, October, 2003, v. 17( 10).

28. Cruisor Processor Benchmark Report // Transmeta corporation, January, 2003.

29. Brooks D., Martonosi M. Adaptive Thermal Management for High-Performance Microprocessors // In Workshop on Complexity Effective Design, 2000.

30. Suesmith В., Paap III P. PowerPC 603 microprocessor power management // Communications of the ACM, June, 1994, vol.6, pp.43-46.

31. Gary S., Dietz C., Eno J. The PowerPC TM 603 microprocessor: a low-power design for portable applications // Proceedings of the IEEE International Computer Society Conference (COMPCON 94), San Francisco, CA, February, 1994, pp.307315.

32. Kuroda T. Low power CMOS Design. A Design and System Perspective //IWFIPT, Keio University, 2001.

33. Kuroda T. Low-power CMOS digital design with dual embedded adaptive power supplies //JSSC, April 2000, vol.35(4), pp.652-655.

34. Kuo J., Lin S. Low-voltage SOI CMOS VLSI devices and circuits //John Wiley & Sons, Inc, New York, 2001.

35. Tiwari V. et. al. Reducing Power in High-performance Microprocessors // Design Automation Conference, San Francisco, June, 1998.

36. Shelar R., Narayanan H., Desai M. Orthogonal Partitioning and Gated Clock Architecture for Low Power Realization of FSMs // IEEE Int. ASIC/SOC conf, September, 2000, pp.266-270.

37. Theeuwen F., Seelen E. Power Reduction through Clock Gating by Symbolic Manipulation, Proc // IFIP Int. Workshop on Logic and Architecture Synthesis, 1996.

38. Papachristou C., Spining Mark, Mehrdad Nourani. A Multiple Clocking Scheme for Low Power RTL Design // International Symposium on Low Power Design, 1995.

39. Lang Т., Musoll E., and Cortadella J. Individual flip-flops with gated clocks for low power data paths // IEEE Transactions on Circuits and Systems- II: Analog and Digital Signal Processing, June, 1997, v.44(6), pp.507-516.

40. Darren Jons. How to successfully use Gated Clocking in ASIC design // MIPS Technology Inc, 2002.

41. Power Compiler. User Guide. Release 2002.05 // Synopsys Inc, May 2002.

42. Low Power for BuildGates Synthesis and Cadence PKS, Version5.0.10// Cadence Design System, Inc, 2003.46. ГОСТ 26765.52-8747. ГОСТ 26765.51-86

43. Семейство ЭВМ для специализированных применений // М.: КБ-Корунд-М, 2000.

44. MIL-IIDBK-1553A Multiplex application handbook, 1988.

45. Бетелин В.Б., Осипенко П.П. и др. Серия микроконтроллеров и управляющих ЭВМ с архитектурой MIPS // Тезисы доклада на международной школе-семинаре по автоматизации и компьютеризации в науке, технике и промышленности ACS'98. М.: ИЯИ РАН, 1998, -С.46.

46. Осипенко П.Н. Малогабаритные ЭВМ с архитектурой MIPS // Тезисы доклада на II Всероссийская научно-техническая конференция молодых ученых «Современные проблемы аэрокосмичсской науки» Жуковский: ЦАГИ, 1999, -С. 16.

47. Halfhill R. Embedded Benchmarks Grow Up // Microprocessor Report, June, 1999, v.l3(8), pp. 1-5.

48. Gurnow H., Wichmann B. A synthetic benchmark // IEEE Computer, February, 1976, v.19(2).

49. Guthaus M., Ringenberg J., Ernst D., Austin Т., Mudge Т., Brown R. MiBench: a Free, Commercially Representative Embedded Benchmark Suite // In the Proceedings of the 4-th Workshop on workload Characterization, Austin, December, 2001.

50. Lee C., Potknjak M., Mangione-Smith W.H. MediaBench: a Tool for Evaluating and Synthesizing Multimedia and Communications systems // In the Proceedings of the 30lh Intl. Symposium on Microarchitecture, December, 1997, pp.330-335.

51. A1 Aburto. Flops 2.0 // ftp://ftp.nosc.mil/pub/aburto/tlops/

52. Dhrystone Benchmark: Rationale for Version 2 and Measurement Rules //SIGPLAN Notices 23,8 August, 1988, p.49-62.

53. Reinhold Weicker. Understanding Variations in Dhrystone Performance // Siemens AG, AUT E 51, Erlangen, April, 1989.

54. Weicker R. Dhrystone: A synthetic Systems Programming Benchmark // Communications of the ACM, October, 1984, v.27(19), pp.2013-2030.

55. Dhrystone Benchmark Results for Products of MIPS Technologies, Inc // MIPS Technology, Inc, 2004.

56. Лякина Е.П., Сидоров С.А. Система внутреннего программного обеспечения управляющих ЭВМ // Проблемы исследований и разработок по созданию силовых и энергетических установок XXI века. Тезисы докладов. — М.: ЦИАМ, 2000, -С.139-141.

57. Patterson D., Hennesy J. Computer Organization and Design: The Hardware/software Interface // Morgan Kaufmann Publishers, Inc., San Francisco, California, 1998.

58. Kane Jarry, Heinrich Joe. MIPS RISC Architecture // MIPS Computer System, Inc, 1992.

59. Performance: The Future of Embedded Processing // MIPS Technologied, Inc, 2004.

60. Levy M. Embedded Processors Set New Levels // Microprocessor Report, January, 2001, v.15(1), pp.30-33.

61. Levy M. MIPS Pipeline Favors Synthesizability // Microprocessor Report, June, 2003 v. 17(6), pp.35-37.

62. Halfhill T. MIPS Embrace Configurable Technology // Microprocessor Report, March, 2003, v.l7(3), pp.7-16.

63. MIPS Processors Are Superior for High-Performance, Power-Constrained Applications // MIPS Technologies, Inc, 2004.

64. Yun K. Y., Beerel P. A., Arceo J. Fligh-performance two-phase micropipeline building blocks: double edge-triggered latches and burst-mode select and toggle circuits // IEE Proceedings, Circuits, Devices and Systems, October, 1996, v. 143, pp.282-288.

65. MIPS R3000 User's Manual // MIPS Computer Systems, 1987.

66. The IDT79R3071, IDT 79R3081 RISController Hardware User's manual // Integrated Device Technology, Inc, Revision 2.0, April 4, 1994.

67. Моделирование вычислительных систем на базе микропроцессоров с архитектурой MIPS / А.П. Емелин, П.А. Монахов, П.Н. Осипенко, В.Н.

68. Подобаев // Научная сессия МИФИ-2004: Сб.науч.трудов. -Т.1. М.:МИФИ, 2004. -С.136-137.

69. LVS Reference Manual // Cadence Design Systems, 2000.

70. Alpert D., Flynn M. Performance Trade-Offs for Microprocessor Cache Memories // IEEE micro, July, 1988, v.8(7), pp.44-45.

71. Smith A.J. "Cache Memories" // Computing Surveys, September, 1982, v. 14(3), p.473.

72. Eric Wu C., Hsu Yarsun, Liu Yew-Huey. A quantitative evaluation of cache types for high-performance computer systems // IEEE Transactions on Computers, October, 1993, v.42(10).

73. Cao P., Felten E., Li K. Application-Controlled File Caching Policies // USENIX Summer, 1994.

74. Pattersen K., Li K. An Evaluation of Multiprocessor Cache Coherence Based on Virtual Memory Support // Proc. Of the 8th Int.l Parallel Processing Symp., 1994.

75. Jacob В., Mudge T. Virtual memory in Contemporary Microprocessors // IEEE micro, July, 1998, v. 18(4), pp.60-75.

76. James C. Hoe Memory Hierarchies: V. M. // Electrical & Computer Engineering, Carnegie Melon University, 2000.

77. Bellas N., Flajj I., Polychronopoulos C. Energy and Performance Improvements in Microprocessor Design using a Loop Cache // Proc. of the 1999.

78. Koji Inoue, Vasily G. Moshnyaga. Trends In High-Performance, Low-Power Cache Memory Architectures // IEICE Trans Electron, 2001.

79. MIPS R4000 User's Manual // MIPS Computer Systems, Inc, 1991.

80. IDT79RC64474 & IDT79RC64475 RISController 64-bit Embedded Microprocessor, Hardware Reference manual // Integrated Device Technology, Inc,1999.

81. Riordan T. The Genesis and Success of 64-bit MIPS Processors: An Embedded Perspective // PNC-Sierra, Inc, August, 2002.

82. IDT79RC32364 RISController Advanced Architecture 32-bit Embedded Microprocessor, User Reference Manual // Integrated Device Technology, Inc,2000.

83. Seznec A. A case for two-way skewed Associative caches // In the Proceedings of the 20th Intl. Symposium on Computer Architecture, San Diego, May, 1993, pp. 169178.

84. Norman P. Improving Direct-Mapped Cache Performance by the Addition of a Small Fully-Associative Cache and Prefetch Buffers // In Proceedings of the 17th Annual International Symposium on Computer Architecture, IEEE, June, 1990, pp.364-373.

85. Х-fab X-CMOS 0.35 Design Kit//www.xfab.com

86. Осипенко П.Н. Управление синхросигналом как способ снижения энергопотребления 32-х разрядного RISC микропроцессора // Информационная безопасность. Микропроцессоры. Отладка сложных систем.

87. Сб. статей, Под ред. академика РАН В.Б. Бетелина, -М.:11ИИСИ РАН, 2004. -С.27-35.

88. Бабаян Б., Ким А., Сахин Ю. Отечественные универсальные микропроцессоры серии "МЦСТ-R" // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес, 2003, № 3.

89. Черников В.М., Виксне П.Е., Фомин Д.В. Однокристальный цифровой нейропроцессор с переменной разрядностью операндов // Приборостроение. 1996. Т. 39. No7. -С. 13-21.

90. Кашкаров В., Мушкаев С. Организация параллельных вычислений в алгоритмах БПФ на процессоре NM6403 // Журнал "Цифровая обработка сигналов", 2001, № 1.

91. Левин В.К. Отечественные суперкомпьютеры семейства МВС // http://parallel.ru/mvs/

92. Preview: Embedded Processor Forum 2004 // Microprocessor Report, April, 2004, v.18(4), pp. 12-14.

93. Современные микропроцессоры // Лаборатория Параллельных Информационных Технологий, -М:НИВЦ МГУ, Ноябрь 2003, www.parallel.ru

94. Осипенко П.Н. Методика оценки эффективности применения метода отключения неиспользуемых блоков RISC-микропроцессоров // Научная сессия МИФИ-2005: Сб.науч.трудов. -Т.1. М/.МИФИ, 2005. -С.78-79.