Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот

Дубинский, Алексей Васильевич

Элементы и устройства вычислительной техники и систем управления

автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот

кандидата технических наук: Дубинский, Алексей Васильевич
город: Москва
год: 2009
специальность ВАК РФ: 05.13.05
цена: 450 рублей

Диссертация по информатике, вычислительной технике и управлению на тему «Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот»

Автореферат диссертации по теме "Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот"

На правах рукописи Дубинский Алексей Васильевич

ВЫСОКОЧАСТОТНЫЕ ШИРОКОПОЛОСНЫЕ КМОП СЛОЖНО-ФУНКЦИОНАЛЬНЫЕ БЛОКИ СИНТЕЗАТОРОВ ЧАСТОТ

05.13.05 - «Элементы и устройства вычислительной техники и систем управления»

Автореферат диссертации на соискание ученой степени кандидата технических наук

2 3 м - тип

Москва - 2009 г.

003471748

Диссертация выполнена в Московском инженерно-физическом институте (государственном университете)

Научный руководитель:

кандидат технических наук, доцент Кондратенко Сергей Владимирович

Официальные оппоненты:

доктор технических наук, профессор Баринов Виктор Владимирович, МИЭТ;

кандидат технических наук

Корнилов Александр Иванович, ИППМ РАН

Ведущая организация:

ОАО «Ангстрем»

Защита диссертации состоится 15 июня 2009 г. в /¿5~часов СС минут на заседании диссертационного совета Д 212.130.02 в Московском инженерно-физическом институте (государственном университете) по адресу 115409, г. Москва, Каширское шоссе, 31, тел. 323-91-67.

С диссертацией можно ознакомиться в библиотеке МИФИ.

Автореферат разослан «/¡¡¿» мая 2009 г. Ученый секретарь

диссертационного совета П.К. Скоробогатов д.т.н., профессор

ОБЩАЯ ХАРАКТЕРИСТИКА ДИССЕРТАЦИИ

Диссертация посвящена решению важной научно-технической задачи разработки отечественных высокочастотных широкополосных сложно-функциональных (СФ) блоков синтезаторов частот (СЧ), изготавливаемых по объемной КМОП технологии и предназначенных для построения СБИС типа «система на кристалле» (СнК).

Актуальность проблемы

В настоящее время остро стоит задача создания принципиально новой отечественной электронной компонентной базы (ЭКБ), включая создание микросхем и СФ-блоков синтезаторов частот для СБИС СнК с диапазоном рабочих частот от десятков МГц до нескольких ГГц. Данные микросхемы и СФ-блоки, работающие в указанном широком диапазоне частот, применяются в разнообразных устройствах вычислительной техники и автоматизированных системах управления (АСУ), в том числе в беспроводных системах управления транспортом (наземным и воздушным), АСУ на основе технологии радиочастотной идентификации, а также в подсистемах синхронизации устройств вычислительной техники гражданского и специального назначения. В частности, СЧ востребованы в качестве генераторов тактовых сигналов для высокоскоростных АЦП и ЦАП, запоминающих устройств, процессоров, приемопередатчиков и т.д., в которых требуется стабильная опорная частота с возможностью ее изменения. В этих случаях широко применяются СЧ на основе системы фазовой автоподстройки частоты (ФАПЧ или phase locked loop). СЧ на основе ФАПЧ (ФАПЧ-СЧ) имеют существенное преимущество в части достижения наивысших рабочих частот перед такими типами СЧ как цифровой вычислительный синтезатор (direct digital synthesizer) и СЧ на основе системы фазовой автоподстройки задержки (delay locked loop). Дополнительным преимуществом ФАПЧ-СЧ является возможность синтеза произвольного набора высоких частот при использовании недорогого источника эталонной частоты (кварцевого резонатора).

Разработкой и изготовлением микросхем ФАПЧ-СЧ занимается ряд известных зарубежных фирм: Analog Devices, National Semiconductor, Peregrine Semiconductor и др. Высокочастотные ФАПЧ-СЧ реализуются на базе передовых субмикронных технологий. Использование таких специальных видов технологий как КНИ и БиКМОП ограничивает возможность реализации СБИС СнК и увеличивает общую стоимость проекта. Известны также СФ-блоки ФАПЧ-СЧ, изготавливаемые по объемной КМОП технологии, однако они существенно уступают по техническим характеристикам упомянутым выше микросхемам ФАПЧ-СЧ. Кроме того, методики проектирования и конкретные структурные, схемотехнические и топологические решения отдельных блоков ФАПЧ-СЧ зачастую явля-

ются конфиденциальной информацией разработчиков. Многие из устройств ФАПЧ-СЧ, разработанных в нашей стране, морально устарели. На сегодняшний день образцы отечественных СФ-блоков и микросхем ФАПЧ-СЧ, предназначенных для работы в диапазоне частот 0,1...5,0 ГГц, а также методики их проектирования отсутствуют.

Для целого ряда приложений актуальна постановка и решение задачи проектирования отечественных СФ-блоков СЧ, не уступающих по совокупности основных характеристик зарубежным аналогам. Следовательно, создание собственной методики проектирования высокочастотных широкополосных СЧ на основе ФАПЧ, сложно-функциональных блоков и СБИС СнК на их основе, изготавливаемых по КМОП технологии, является важной задачей.

Целью диссертации является развитие теории и методик проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработка на основе этих методик конкурентноспособных СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Для достижения данной цели необходимо решение следующих

задач:

1. Анализ технического уровня выпускаемых КМОП СФ-блоков синтезаторов частот, а также используемых в них схемотехнических и структурных решений, направленных на улучшение основных технических характеристик с учетом требований, предъявляемых к широкополосным КМОП СФ-блокам синтезаторов частот.

2. Разработка методик улучшения технических характеристик, включая дополнительное увеличение полосы рабочих частот синтезаторов в сравнении с известными подходами, с учетом возможностей и ограничений доступной объемной субмикронной КМОП технологии.

3. Построение высокоуровневых моделей синтезаторов частот во временной и частотной областях, предназначенных для расчетов основных характеристик синтезаторов и позволяющих существенно снизить трудоемкость этих расчетов.

4. Разработка методик, позволяющих на начальных этапах проектирования обоснованно выбирать схемотехнические решения блоков, входящих в состав как целочисленных, так и дробных синтезаторов частот.

5. Применение и проверка разработанных методик и моделей в ходе проектирования высокочастотных широкополосных КМОП СФ-блоков синтезаторов частот, а также испытание изготовленных СФ-блоков с целью подтверждения требуемых характеристик.

Научная новизна диссертации

1. Предложено и обосновано введение параметра обобщенной дифференциальной нелинейности, характеризующего качество преобразования входных сигналов частотно-фазового детектора в выходной ток и пригодного для построения поведенческой модели этого детектора. Использование поведенческой модели частотно-фазового детектора вместо транзисторной позволило снизить время расчетов переходных процессов целочисленных и дробных синтезаторов частот на порядок.

2. Разработана общая методика расчета количественной меры (джиттера) отклонения периода синтезируемого сигнала с выхода генератора, управляемого напряжением, от требуемой частоты. Методика предусматривает использование поведенческой модели блока частотно-фазового детектора (см. п.1), а также табличной модели этого блока, которая отличается от известных моделей возможностью задания точек данных переходных характеристик частотно-фазового детектора. Методика позволяет на начальных этапах проектирования обоснованно выбирать схемотехнические решения частотно-фазового детектора с токовым выходом в составе синтезатора частот, что способствует улучшению технических характеристик разрабатываемого синтезатора частот.

3. Разработан метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах при ограничении тока потребления и занимаемой площади на кристалле. На основе данного метода разработана методика проектирования широкополосного делителя частоты для дифференциальных схем с переключением токов. Применение данной методики позволило обеспечить широкую полосу рабочих частот (до 5 ГГц) при допустимом повышении потребляемой мощности синтезаторов частот.

Практическая значимость результатов диссертации

1. На основе предложенных методик и моделей разработаны высокочастотные широкополосные СФ-блоки целочисленных и дробных синтезаторов частот с диапазоном рабочих частот до 5 ГГц (при чувствительности до 0 дБм), которые не имеют КМОП аналогов среди зарубежных микросхем и СФ-блоков, изготовленных по субмикронным технологиям с проектными нормами 0,18 мкм и более.

2. Предложено уточнение определения граничной рабочей частоты частотно-фазового детектора с токовым выходом, позволяющее более корректно проводить расчет основных характеристик СЧ.

3. В базе данных САПР Cadence создан набор библиотечных элементов, предназначенный для использования в целочисленных и дробных СЧ.

4. Разработаны модели и методики расчета технических характеристик ФАПЧ, которые могут быть использованы для повторного проектиро-

вания синтезаторов частот в рамках других проектно-технологических норм.

5. Результаты диссертации внедрены в ГУП НПЦ «ЭЛВИС» при разработке СБИС ФАПЧ для синтезаторов частот, что подтверждается соответствующим актом о внедрении.

Результаты диссертации, выносимые на защиту

1. Методика моделирования синтезаторов частот на основе поведенческой макромодели с использованием параметра обобщенной дифференциальной нелинейности блока частотно-фазового детектора с токовым выходом, а также его табличной макромодели.

2. Метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах и разработанная на его основе методика проектирования широкополосного делителя частоты с использованием схем с переключением токов.

3. Результаты практического применения разработанных методик проектирования, эффективность которых подтверждена при создании высокочастотных широкополосных КМОП СФ-блоков целочисленных и дробных синтезаторов частот на основе ФАПЧ с требуемыми количественными и качественными характеристиками.

Апробация диссертации

Основные положения диссертации докладывались и обсуждались на следующих научно-технических конференциях и семинарах:

• Научно-техническая конференция «Электроника, микро- и наноэлек-троника»: 2004 г. (г. Н. Новгород), 2005 г. (г. Вологда), 2006 г. (г. Гатчина), 2007 г. (г. Пушкинские горы), 2008 г. (г. Петрозаводск).

• Научные сессии МИФИ, проводимые с 2005 г. по 2008 г.

Результаты диссертации были использованы при проведении ОКР «Синтетик-2» по разработке СБИС типа "система на кристалле" схемы ФАПЧ для синтезаторов частот.

Публикации

Основные результаты диссертации опубликованы в 11-ти работах (из них 8 без соавторов) в период с 2004 по 2008 гг., в том числе одна статья в издании из перечня ВАК России.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения, списка литературы и приложения. Диссертация содержит 175 страниц, включая список литературы и приложение, 71 рисунок, 19 таблиц. Список литературы включает 129 наименований.

Содержание диссертации Введение

Во введении обоснована актуальность темы, определена цель диссертации. Приведена постановка задач и сформулированы основные положения, выносимые на защиту. Сформулированы научная новизна и практическая ценность диссертации.

1. Анализ характеристик современных устройств ФАПЧ, методов и средств их проектирования

Области применения синтезаторов частот на основе ФАПЧ С помощью систем ФАПЧ осуществляют операции умножения и деления частоты. Синтезаторы синхронизирующих сигналов и генераторы программируемых радио частот - две основные функциональные группы ФАПЧ-СЧ. СЧ содержит частотно-фазовый детектор (ЧФД), делители частоты, контурный фильтр низких частот (ФНЧ), а также генератор, управляемый напряжением (ГУН) (рис.1).

Рис.1. Упрощенная структурная схема целочисленного ФАПЧ-СЧ

Рассматриваемые в работе СЧ относится к классу устройств со смешанной обработкой сигналов. Объектом исследования диссертации являются СБИС ФАПЧ, которые используют внешние ФНЧ и ГУН, и включают в себя ЧФД с токовым выходом, в состав которого входит за-рядно-разрядный блок (ЗРБ) - конструктивно выделенная часть детектора, выполняющая функцию преобразования сигналов детектора в выходной ток. Особое внимание в диссертации уделено проектированию блоков в составе аналоговой части СЧ: предварительному делителю частоты (ПДЧ) и ЧФД с токовым выходом (рис.1).

Анализ характеристик. Классификация устройств ФАПЧ В диссертации даны определения основным техническим характеристикам ФАПЧ. Произведена классификация устройств ФАПЧ-СЧ по принципу работы. Рассмотрены преимущества и недостатки целочисленных и дробных СЧ. Отмечена перспективность реализации комбинированных ФАПЧ-СЧ с учетом особенностей и обеспечением возможности работы в режиме целочисленного и дробного умножения опорной частоты.

Современный уровень разработок устройств ФАПЧ

Современные вычислительные системы, включающие устройства передачи и обработки данных демонстрируют возрастающие потребности в СЧ. Предлагаемые мировым рынком СБИС ФАПЧ (целочисленные и дробные) изготавливаются по субмикронным технологиям (КМОП, КНИ, БиКМОП) с нормами не хуже 0,5 мкм и различаются по ряду параметров (уровню фазовых шумов, диапазону рабочих частот, потребляемой мощности, диапазону выходных рабочих напряжений и т.д.), а также по функциональным возможностям. Эти различия связаны с разнообразием областей их применения при построении различных СЧ. Достижение требуемых характеристик "заказных" блоков ПДЧ, ЧФД является наиболее сложной задачей, в то время как цифровые блоки СБИС могут проектироваться стандартными методами и средствами.

Проведенный анализ номенклатуры серийно выпускаемых микросхем ФАПЧ, являющихся потенциальными аналогами проектируемых ФАПЧ, позволил выявить следующие их основные особенности:

- большинство микросхем имеют несимметричный токовый выход ЧФД;

предусмотрена возможность дискретного и плавного регулирования тока в широком диапазоне выходных рабочих напряжений ЗРБ (более 0,75-Ус1с1), где УсМ - напряжение питания ЗРБ;

- для производства микросхем СЧ используются фирменные запатентованные технологии изготовления СБИС, как правило, с применением комбинированных структур биполярных и комплементарных МОП-транзисторов;

- диапазон рабочих частот выпускаемых микросхем ФАПЧ-СЧ составляет 2-8 ГГц в зависимости от назначения.

Ведущие фирмы-производители серийных микросхем ФАПЧ-СЧ на сегодняшний день не используют для производства объемную КМОП технологию. ФАПЧ-СЧ, изготовленные по КМОП технологии, как правило, представляют собой СФ-блоки, предназначенные для интеграции в СБИС СнК (приемник, передатчик радиосигнала). Часто разрабатываемые СФ-блоки ФАПЧ являются специализированными или же предназначены для использования только в рамках определенного стандарта связи. Диапазон рабочих частот таких ФАПЧ составляет сотни МГц, что ограничивает возможности применения данных СФ-блоков. Для ряда разработок КМОП ФАПЧ не указываются характеристики ЧФД и ЗРБ: диапазон выходных рабочих напряжений блока, вольтамперная и передаточная характеристики. Не приводятся также обоснования выбора используемых схем.

Проведенный анализ характеристик ФАПЧ-СЧ позволил выявить те из них, улучшение которых представляет наибольшие трудности при использовании КМОП технологии изготовления СБИС. В этой связи сформулированы перспективные направления работ при создании отече-

ственных СФ-блоков СЧ, изготавливаемых по объемной КМОП технологии, с учетом возможности совмещения принципов работы целочисленных и дробных СЧ в одном СФ-блоке:

- расширение диапазона рабочих частот высокочастотного (ВЧ) тракта (делителя частоты ГУН);

- уменьшение уровня фазовых шумов (джиттера) синтезируемого сигнала;

- уменьшение потребляемой мощности и площади СФ-блока, занимаемой им на кристалле;

- увеличение диапазона рабочих частот ЧФД;

- увеличение диапазона выходных рабочих напряжений ЗРБ;

- расширение функциональных возможностей СЧ.

Автором были рассмотрены известные методы и средства проектирования ФАПЧ на предмет их доступности для модификаций и возможности непосредственного использования при проектировании СЧ. Отмечены их недостатки. Методы расчета фазовых шумов (джиттера), разработанные для установившихся состояний и используемые в таких симулято-рах, как 8рсс1геЯР, характеризуются временами расчетов на транзисторном уровне от единиц до десятков часов и не являются пригодными для моделирования схем ФАПЧ-СЧ с дробным коэффициентом умножения частоты. Существенное сокращение времени расчетов может быть достигнуто за счет использования имитационных макромоделей. Встроенные в САПР макромодели не учитывают переходные процессы при переключениях ЧФД, что не позволяет исследовать их влияние на джитгер СЧ. Возможности предлагаемых фирмами-производителями микросхем ФАПЧ программ расчета характеристик СЧ на их основе являются ограниченными при разработке собственных СФ-блоков ввиду индивидуальных особенностей последних.

Таким образом, для достижения заявленной в диссертации цели необходима разработка собственных методов и средств проектирования, которые позволили бы обеспечить высокие технические характеристики ФАПЧ-СЧ в новых условиях — при использовании стандартного объемного КМОП технологического процесса изготовления СБИС.

2. Анализ способов улучшения основных характеристик блоков в составе аналоговой части синтезаторов частот

Технические усовершенствования ФАПЧ-СЧ

Рассмотрены и проанализированы алгоритмические, схемотехнические и конструктивные методы улучшения технических характеристик СЧ, которые встречаются в публикациях последних лет.

Выделены составляющие погрешностей ФАПЧ-СЧ с учетом конкретной архитектуры СЧ. Установлено, что вклад блоков ПДЧ, приемника и делителя опорной частоты (ДОЧ), цифровых счетчиков в составе дели-

телей, а также ЧФД в основном представлен низкочастотными составляющими шума фазы ГУН в составе ФАПЧ-СЧ. На основе полученных данных выявлены перспективные схемотехнические решения блоков, входящих в состав СЧ, отвечающих тенденциям частотного синтеза по методу фазовой автоподстройки частоты, а также наиболее перспективные способы улучшения их технических характеристик.

В диссертации проведен анализ характеристик схемы импульсного частотно-фазового детектора с регулируемым токовым выходом, широко известного как частотно-фазовый детектор с третьим состоянием (instate pfd). В известной автору литературе приведено соотношение между временем задержки (тчфд) установочной цепи такого ЧФД и его граничной рабочей частотой (П[фдмакс):

I ЧФД макс

1/(4тЧфд).

Однако данное соотношение не учитывает инерционность источников тока ЗРБ. При стандартном определении граничной рабочей частоты считается, что фд макс достигнуто, если искажения передаточной характеристики 1чфд(др) блока имеют форму, изображенную на рис.2 (а). Здесь

1чфд - средний ток, Дф - приложенная разность фаз входных сигналов

детектора. На рис.2 (б) показан случай, для которого fчфд< Гчфд макс и источники тока ЗРБ имеют время установления (1уст) тока 1цфд, сопоставимое с периодом входного сигнала ЧФД. Пунктирной линией показана идеальная передаточная характеристика блока. Стрелка указывает направление, в котором меняется наклон передаточной характеристики ЧФД при увеличении 1уст. На основании выражений для передаточной функции ФАПЧ в частотной области делается заключение о пропорциональности полосы пропускания конура ФАПЧ (Л\Уфдпч) наклону передаточной характеристики ЧФД. Это приводит к изменению времени переключения СЧ на новую частоту и джиттера сигнала ГУН.

1ч*Т1 1Ч1П

Дф

(а) (б)

Рис.2. Передаточные характеристики ЧФД: а) искажения характеристики вследствие нарушения известного соотношения для £1ФД макс, б) искажения характеристики без нарушения соотношения, при 1уС1«(1/ГЧфд)

_1Ч4Д /\ / j

-2п

7 /у 2л

/-Т

Граничной рабочей частотой блока автором предлагается считать наибольшую из рабочих частот fi№;(, при которой наклон [А/рад] передаточной характеристики в полосе захвата (ЛФ) детектора отличается от идеального не более чем на 8i %. Типовые значения величины 5i зависят от требуемых параметров точности синтезируемого сигнала и времени переключения на новую частоту. Например, несоответствие величины параметра ГчФд макс с классическим его определением встречается в спецификациях на ФЛПЧ-СЧ фирмы Analog Devices. Однако при разработке собственных СЧ, учитывая возможность их использования в качестве синтезаторов сигналов с линейной частотной модуляцией требуется строгое соблюдение как стандартного определения параметра ГЧФд макс, так и введенных автором уточнений.

В тексте диссертации представлен обзор и сравнение схемотехнических решений ЗРБ для различных типов ФАПЧ-СЧ, в основном изготовленных по КМОП технологиям. На основании литературных данных делается вывод о том, что различие в использовании схем ЗРБ не связано с типом СЧ (целочисленным или дробным). В доступных источниках информации мало внимания уделяется методикам выбора конкретной структуры ЗРБ в зависимости от типа СЧ. Кроме того, существуют противоречивые рекомендации по оценке быстродействия схем ЗРБ и требований к ним. Обзор доступных источников информации позволил выявить наиболее удачные схемы ЗРБ для широкополосных СФ-блоков СЧ: каскодные схемы ЗРБ с ключами со стороны стоковой или истоковой области "токо-отводящего" транзистора.

В диссертации рассмотрены компромиссы и способы их достижения при проектировании ЧФД. Автором предлагается использовать оценочные выражения для установления количественной связи между характеристиками блока ЧФД и параметрами технологии изготовления СБИС с учетом привязки к конкретной схеме ЗРБ. С помощью приведенных в диссертации аналитических соотношений предлагается устанавливать связь между следующими параметрами ЗРБ:

• диапазон выходных рабочих напряжений (AUnbix),

• амплитуда тока заряда/разряда (1чфд),

• потребляемая мощность,

• площадь, занимаемая на кристалле,

• нелинейность передаточной характеристики,

• время установления тока заряда/разряда.

Последние два параметра из приведенного списка ввиду сложности рекомендуется вычислять при помощи ЭВМ. В гл. 3 диссертации для установления связи между динамическими характеристиками ЧФД с токовым выходом предлагается использовать методику моделирования, в основе которой лежат разработанные автором модели.

Предварительный делитель частоты. Анализ способов реализации.

В работе произведен анализ существующих подходов и достижений в области разработок делителей частоты, изготовленных по КМОП технологии, который позволил сделать выводы о наиболее рациональном способе построения схемы ПДЧ. Для этого были рассмотрены ПДЧ с переменным коэффициентом (Р) деления частоты, включая:

1. Двухмодульные структуры со смежными коэффициентами деления Р/(Р+1), где Р=2", п - натуральное число.

2. Многомодульные структуры, для которых Р е [<3, Л], где (3 и II -натуральные числа (О1 < Я).

В диссертации указаны преимущества и недостатки синхронно-асинхронных структур ПДЧ, а также полностью асинхронных ПДЧ на основе схем с коммутацией фаз. Эти две структуры являются пригодными для использования в высокочастотных широкополосных СФ-блоках СЧ. При интеграции ПДЧ в СБИС была использована структура синхронно-асинхронного ПДЧ, обладающая наибольшей устойчивостью к помехам и высоким быстродействием по сравнению со структурой полностью асинхронных ПДЧ.

На рис.3 изображена структурная схема спроектированного ПДЧ, в основе которого приемник тактового сигнала и быстродействующее синхронное ядро с коэффициентами деления 4 и 5. Схема ПДЧ, разработанная автором, состоит из 7-ми триггеров и 8-ми логических вентилей и отличается от типовой за счет использования большего числа выходов С>1 ...<35 и их мультиплексирования, что позволяет расширить набор возможных коэффициентов деления частоты с 8-ми до 10-ти.

ПДЧ

Рис.3. Структурная схема разработанного делителя частоты

Выбор схемы логических элементов проводился исходя из возможностей технологии изготовления СБИС. На основе проведенного анализа быстродействия в диссертации обосновывается выбор логики на пере-

ключателях тока (ЛПТ). Проведенное компьютерное моделирование подтвердило оправданность выбора в качестве базового логического элемента ПДЧ ячейки на переключателях тока с резистивной нагрузкой в задачах проектирования схем с предельными частотами переключений. Кроме того, дополнительным аргументом в пользу ЛПТ является потенциально высокая помехозащищенность благодаря использованию дифференциальных каскадов. Однако такие схемы имеют ограничения по занимаемой площади на кристалле и потребляемой мощности.

На высших рабочих частотах (1в~5...6 ГГц) делитель устойчиво работает даже без предварительного усиления. Снижение скорости изменения дифференциального сигнала синхронизации на нижних частотах (сотни МГц) приводит к снижению усиления на нижних частотах и сбоям в работе ПДЧ. Расширение рабочей области в сторону низших частот за счет потребляемой мощности и площади не является перспективным способом достижения работоспособности в широкой полосе частот. Таким образом, возникает необходимость в использовании предварительного усилителя с неравномерной АЧХ,— приемника тактового сигнала (ПТС) и в поиске варианта, компромиссного по потребляемой мощности, максимальной частоте переключений (Гц) и по диапазону рабочих частот (ЛГвх) ПДЧ.

Характеристики ЛПТ элементов и методы их проектирования являются предметом ряда научных исследований, которые, однако, не дают достаточной информации для оптимального выбора числа каскадов, их параметров и электрического режима. При проектировании приемника тактового сигнала, интегрированного в состав ПДЧ, был использован разработанный метод оптимизации дифференциальных каскадов, пригодный для решения задач оптимального проектирования различных схем на элементах ЛПТ. Метод оптимизации основан на поиске максимального усиления на заданной частоте i исходя из коэффициента усиления Ки дифференциального каскада (рис.4), который для малого сигнала представлен в виде функции интегрирующего звена. При расчете Ки принято во внимание ограничение логического перепада (ДиМлк'с=1см"К), где Я -номинал сопротивления нагрузочного резистора, 1см - ток смещения каскада. Суть метода заключается в поиске максимума функции |Ки|2 по переменным II или С для заданной частоты ю=ю0, далее называемой собственной частотой каскада:

, |2 _ ЯС Ро АЦМЛКС

' и| "ЛаЖ(С + С,,))2+Г (1 + Ч)-Сд Ь ' где С и Си - собственная выходная емкость каскада и емкость нагрузки, (0=271 Г - циклическая частота сигнала, Сд - погонная емкость диффузионной области стока на один мкм, р0 - удельная крутизна ВАХ транзистора М](М2) при равных значениях ширины и длины (Х^^о^мкм), т) - коэф-

фициент влияния подложки, L — минимальная для заданной технологии длина канала. Значения ICM, W определяются через отношения пропорциональности, где W - ширина транзистора М^Мг). В отличие от известных автору подходов оптимизация производится по двум переменным и с учетом как ограничений на электрические характеристики (ток потребления каскада), так и топологических ограничений (допустимая площадь, занимаемая каскадом на кристалле). При использовании предложенного метода было установлено, что для обеспечения работоспособности ПДЧ в широком диапазоне входных частот имеет смысл оптимизация последовательных каскадов на различные частоты соо-

Рис.4. Усилительные кас- Рис.5. Оптимизируемые кривые входной

Полученные значения для 1См, W, И служат ориентиром на начальном этапе разработки ЛПТ-элементов. Однако использованные при расчетах выражения не учитывают особенностей большого сигнала, поэтому полученные результаты должны проверяться на этапе машинного моделирования электрической схемы во временной области. Проверка происходит после регистрации зависимости входной чувствительности ивх.мин~ивх1 - иПх2 от частоты входного сигнала для схемы ПДЧ с предварительным усилителем. На рис.5 показаны графики иВх.мии(Гвх) при использовании двухкаскадного усилителя для различных ситуаций, возникающих при оптимизации: на частотах {АнДшНа), {¡иг, ^¡2} (б), {Гиз, Гцз} (в), где Г|п, ^ - собственные частоты для первого и второго каскадов, соответственно. Требования к характеристикам блока изображены в виде минимального уровня входного сигнала 1_1цх о и диапазона рабочих частот Требованиям удовлетворяет только график (б), соответст-

вующий собственным частотам каскадов Гц2 и Г|!2.

Автором предлагается методика проектирования широкополосного ПДЧ на основе разработанного метода оптимизации дифференциальных каскадов (рис.6).

кады в ВЧ-тракте

чувствительности

Рис.6. Алгоритм методики проектирования ПТС для ПДЧ

Суть методики заключается в поиске собственных частот каскадов ©о, при которых диапазон рабочих частот и потребляемая мощность удовлетворяют заданным требованиям. На рис.5 и ^ - нижняя и верхняя частоты рабочего диапазона схемы ПДЧ совместно с ПТС. Произведенное компьютерное моделирование входной чувствительности ПДЧ подтвердило предположение о целесообразности равномерного распределения результирующего коэффициента усиления каскадов в рабочем диапазоне частот. Разработанная методика проектирования высокочастотного широкополосного ПДЧ представляет собой сочетание аналитического расчета параметров усилительных каскадов с компьютерным расчетом электрической схемы.

С использованием данной методики был разработан широкополосный ПДЧ, который совместно с цифровыми счетчиками образует делитель частоты с возможностью выбора любого коэффициента деления в

диапазоне 4...P-2N+2M, где N и М - разрядности счетчиков. Схема содержит улучшения на структурном уровне, позволившие расширить диапазон коэффициентов умножения частоты широкополосных СЧ. В диссертации приведены расчетные характеристики ПДЧ в сравнении с уже известными схемами. Показано, что данную разработку от ближайших КМОП аналогов выгодно отличают ее функциональные, а также электрические характеристики: частотный диапазон 0,1...5,0 ГГц с чувствительностью до 0 дБм для синусоидального сигнала, потребляемая мощность не более 60 мВт.

3. Высокоуровневые модели СЧ. Методика проектирования СБИС ФАПЧ

Обобщенные модели ФАПЧ-СЧ. В настоящее время множество фирм-производителей и отдельных разработчиков СЧ предлагают программные средства для расчета характеристик устройств по заданным требованиям технического задания. В ходе проектирования собственных систем ФАПЧ возникает задача разработки также и собственных средств расчета электрических параметров СЧ. Во-первых, такая постановка задачи связана с необходимостью разработки СБИС в едином цикле проектирования с использованием стандартных программ моделирования. Во-вторых, часто нужно иметь возможность редактирования моделей ФАПЧ в связи с необходимостью учета дополнительных требований при разработке собственных систем СЧ. Кроме того, доступные программы расчета характеристик СЧ, предоставляемые фирмами-производителями микросхем, такими как Analog Devices, не пригодны для предварительного расчета характеристик собственных разработок СЧ, поскольку не могут учитывать индивидуальных параметров разрабатываемых схем ЧФД (ЛиВых, 1чфд, тЧфд), функциональных и частотных параметров ПДЧ и цифровых схем делителей частоты в составе СБИС СЧ.

При моделировании ФАПЧ на транзисторном уровне в среде САПР время моделирования составляет десятки часов из-за большого числа переключений. По этой причине возникает необходимость создания простых высокоуровневых моделей устройства, позволяющих разрабатывать СЧ с требуемыми параметрами и делать предварительную оценку функциональных характеристик (диапазон синтезируемых частот, точность, время переключения на новую частоту и др.).

Модель ФАПЧ в частотной области усовершенствована автором и обеспечивает возможность выбора двух типов контурных фильтров и записи рассчитанных параметров в файл в виде, пригодном для разрабатываемых поведенческих моделей. Модель доступна для редактирования и предоставляет возможность выбора основных параметров функциональных блоков СЧ на этапе предварительного проектирования системы

ФАПЧ. Для ФАПЧ-СЧ достаточно использовать ФНЧ не выше третьего порядка. Поэтому в разработанные модели ФАПЧ заложены выражения трансимпедансов наиболее популярных структур пассивных ФНЧ. Например, для разомкнутого контура ФАПЧ четвертого порядка коэффициент передачи имеет вид:

БС, ЬСД+1

К 1ЧФД(8) 3гКдС,Сл+5(С1+Сд)1

где Кгун - крутизна вольт-частотной характеристики ГУН, К — коэффициент умножения опорной частоты; Я, 11д и С|, С2, Сд - параметры элементов ФНЧ; Г- частота изменения фазы входного сигнала ЧФД.

В литературе встречаются методики расчета ФАПЧ, в которых передаточная функция отличается от приведенной в тексте диссертации, поэтому для проверки правильности модели в частотной области, а также в целях эффективного и быстрого моделирования ФАПЧ, необходимо было решить задачу создания поведенческой модели СЧ во временной области. В отличие от обобщенной модели в частотной области поведенческая модель во временной области должна учитывать особенности отдельных блоков и СЧ в целом, и поэтому не может быть построена на основе только известных из литературы моделей. В диссертации рассматриваются возможности решения задачи с помощью различных программных средств и обосновывается выбор языка Уеп1о§-АМ8 для описания поведенческой модели ФАПЧ-СЧ.

Разработанные поведенческие модели во временной области использовались для проверки расчетов амплитуды тока корректирующего ЦАП в схеме дробного ФАПЧ-СЧ с аналоговой коррекцией фазовой ошибки, а также для определения оптимальной формы корректирующего импульса тока. В частности было выяснено, что алгоритм аналоговой компенсации работает наиболее эффективно, если импульс тока корректирующего ЦАП перекрывает импульс ЗРБ. Также установлено, что уменьшение длительности импульса при условии сохранения компенсирующего заряда положительно влияет на уменьшение джиттера ФАПЧ-СЧ с аналоговым способом коррекции фазовой ошибки. Проведенное с помощью разработанных моделей сравнение структур дробного СЧ на основе цифрового сигма-дельта (НА) модулятора и дробного СЧ с корректирующим ЦАП позволило обосновать выбор как наиболее перспективной структуры СЧ с 2А-модулятором.

Моделирование синтезаторов частот с использованием новой методики на основе поведенческой и табличной макромодели частотно-фазового детектора. В источниках литературы даются рекомендации относительно переходных характеристик ЧФД-ЗРБ и предлагаются схемотехнические решения для уменьшения импульсных помех при переключении ключей ЗРБ. Количественных оценок влияния переходных про-

цессов в ЧФД с токовым выходом на дребезг фазы ГУН в доступных источниках информации не приводится. Выбор наиболее удачного схемотехнического решения, подходящего для реализации СЧ с требуемыми характеристиками при использовании стандартных имитационных моделей весьма затруднителен, поскольку эти модели содержат информацию только о передаточной характеристике блока, которая является интегральной характеристикой и не предоставляет данных о переходных процессах (выброс, неравномерность плоской вершины импульса тока) при переключениях ЧФД. Данное обстоятельство является существенным недостатком при проектировании ФАПЧ на основе стандартных моделей.

Для расчета джиттера СЧ автором предложена и обоснована новая модель блока ЧФД, отличающаяся от известных моделей. Ее основным достоинством является возможность задания передаточной функции ЧФД в виде переходных характеристик тока 1(1:) для дискретного набора разностей фаз Лф входных сигналов ЧФД. На рис.7 показана передаточная характеристика ЧФД, положенная в основу классической модели и не учитывающая различий в переходных процессах ЧФД.

меры различных зависимостей I(t) табличной модели (б, в), соответствующих точке 70(д^0)

Разности фаз А<р, представляющие наибольший интерес, находятся в полосе захвата ЧФД. Набор данных {I, t, Дф} (фазо-временная характеристика ЧФД) получается при моделировании переходных процессов транзисторной модели блока и хранится в текстовом файле. Для стандартных макромоделей от фирмы ADS - ведущего поставщика САПР для разработки систем ФАЧП возможен учет следующих характеристик:

- чувствительности для каждого из токовых выходов (А/рад), а также величины "зоны нечувствительности" ЧФД (рад);

- зависимости величины среднего тока от выходного напряжения в аналитическом виде;

- среднеквадратического отклонения фазы входного сигнала (джиттера)

Необходимость в задании первых двух характеристик отпадает в табличной макромодели, в которой передаточная характеристика хранит-

ся в виде точек данных, полученных на основании транзисторного моделирования. Возможность задания переходных характеристик в табличном виде решает задачу точного описания множества импульсных откликов I(t) в интересующей полосе Лф, что позволяет учитывать переходные процессы при переключении ЧФД.

Методика расчета джиттера ФАПЧ состоит из нескольких основных этапов.

Этап 1. Расчет параметров СЧ. Для проверки корректности выбора параметров СЧ и расчета рабочей точки на первом этапе используются разработанные автором макромодели ФАПЧ. С помощью доступных алгоритмов производится расчет параметров ФНЧ, с использованием разработанной частотной модели СЧ производится проверка устойчивости ФАПЧ, и на основании анализа импульсной характеристики системы принимается решение о необходимости корректировки параметров СЧ. После этого происходит генерация файла с моделью ФНЧ для моделирования во временной области СЧ, описанного на языке Verilog-AMS. Целью предварительного моделирования СЧ является проверка времени установления СЧ, а также настройка программного теста для уменьшения времени расчета, требуемого для вхождения СЧ в режим.

Этап 2. Моделирование СЧ во временной области с учетом нелинейности передаточной характеристики ЧФД. В поведенческую макромодель ЧФД закладываются электрические параметры, полученные в результате характеризации транзисторной схемы с помощью предварительно разработанных тестов. Для учета качества преобразования разности фаз в выходной ток автором предлагается ввести параметр обобщенной дифференциальной нелинейности передаточной характеристики ЧФД, используемый в поведенческой модели. Пусть Atj — шаг регистрации передаточной характеристики, Acpj - разность фаз, эквивалентная временному интервалу (Atpj =i-Ati), где i - индекс отсчетов шага регистрации передаточной характеристики. На рис.8 показано отклонение (ID|) передаточной характеристики 1ЧФД(Л^) от идеальной на каждом i-м отсчете. Величину IDi изменения (с учетом знака) отклонения действительной характеристики преобразования 1ЧФД(Дф) от идеальной при переходе от одного

значения входной разности фаз Лф; к другому смежному значению автором предлагается называть обобщенной дифференциальной нелинейностью преобразования разности фаз в ток блоком ЧФД.

Дифференциальная нелинейность использована для описания импульса тока I(t) во времени:

i, = 1чад + ¿1« ' при л(р>0 = -1чфд + ¿1« ' при л<р<0-

м ¡=1

Здесь 1 - индекс отсчетов шага моделирования (А^ц). Индексы отсчитыва-готся от середины передаточной характеристики ЧФД, поскольку данные для моделирования берутся для каждого из токов заряда/разряда в отдельности. На рис.9 показаны временные диаграммы работы ЧФД с использованием передаточной характеристики ЧФД, изображенной на рис.8, ^-текущее время моделирования, соответствующее ¡-му шагу. В поведенческую модель вводится также время задержки Т3 импульса тока (рис.8) от момента поступления отрицательного перепада одного из входных сигналов ЧФД.

Ь—

=Ь

<?ос *0 ^ и ** Ь Н

•~А(р

Д(р{

Г 1 0 \ 1 \ \ 1 1 1 . ' ' г ! ! ! -ьи-

и_м 4 3 2 1 1 2 3 4 5 6 7 ! ....... 1

- Л(р

Рис.8. Фрагмент передаточной характеристики ЧФД

Рис.9. Временные диаграммы работы макромодели ЧФД с учетом дифференциальной нелинейности 10|, ф0 и ф0с -входные сигналы ЧФД

При моделировании во временной области непосредственная подстановка фазо-временной характеристики ЧФД возможна только после вычисления времени запаздывания или опережения фазы Аф, что внесет погрешность в результаты расчета. Использование передаточной характеристики ЧФД с учетом ее дифференциальной нелинейности на каждом шаге моделирования дает возможность формирования выходного тока с незначительной задержкой, равной шагу моделирования А^ц. Для учета источников шумов ФАПЧ, приведенных ко входу ЧФД, предлагается использовать случайный генератор дискретных задержек с заданным параметром среднеквадратического отклонения Од. В модель генератора необходимо закладывать данные, полученные в ходе испытаний образцов ФАПЧ-СЧ.

Этап 3. Запись в файл разностей фаз при работе ФАПЧ-СЧ в установившемся режиме. На данном этапе после установления сигнала индикатора захвата фазы (вхождения СЧ в требуемый режим) осуществляется запись в файл разностей фаз Аф входных сигналов ЧФД в моменты поступления фронта сигнала опорной частоты ЧФД.

Этап 4. Расчет джиттера ФАПЧ-СЧ. На завершающем этапе выполняется подстановка последовательности сохраненных значений Аф в

табличную модель ЧФД и запись управляющего напряжения ГУН в файл. Последующая обработка данных позволяет получать оценку влияния переходных процессов на дребезг фазы синтезируемого сигнала.

Проверка предложенной методики расчета была проведена на тестовом примере при помощи моделирования переходных процессов схемы ФАПЧ-СЧ с использованием транзисторной модели ЧФД. Методика позволяет на начальных этапах разработки СЧ выбрать наиболее оптимальную схему ЧФД, включающую ЗРБ, при минимальных временных затратах. Применение методики расчета переходных процессов и джиттера СЧ с использованием разработанных моделей ЧФД, по оценкам автора, позволило сократить время расчета электрической схемы не менее чем в 10 раз при разработке блока ЧФД с токовым выходом для СЧ. В тексте диссертации приведены рекомендации по выбору ЗРБ для разных классов СЧ на основе данных, полученных в результате машинного моделирования на ЭВМ с использованием разработанных методик расчета.

Полученные автором результаты включены в маршрут проектирования высокочастотных широкополосных СФ-блоков СЧ. Основные пункты методики проектирования СФ-блоков СЧ следующие:

1. Расчет параметров ФАПЧ в частотной области с использованием разработанных математических моделей СЧ.

2. Расчет переходных характеристик СЧ с использованием поведенческой модели СЧ.

3. Установление количественной связи между характеристиками блока ЧФД с токовым выходом и параметрами технологии изготовления СБИС, расчет джиттера СЧ на основе разработанных моделей ЧФД.

4. Разработка высокочастотного широкополосного ПДЧ.

Использование разработанной методики проектирования позволяет

существенно сократить время разработки ФАПЧ-СЧ для достижения требуемых характеристик.

Требования к СЧ в совокупности с информацией о характеристиках микросхем ФАПЧ зарубежных производителей позволили сформировать минимальный набор необходимых тестовых проверок для блоков, входящих в состав проектируемой СБИС. Автором разработан набор тестов для блоков в составе аналоговой части СБИС ФАПЧ, которые использовались при проектировании комбинированного СЧ (с дробным и целочисленным режимом работы), предназначенных для синтеза в полосе частот до 5 ГГц и разрабатываемых по стандартной КМОП технологии уровня 0,18 мкм. Тестовые скрипты для аналоговых блоков написаны на встроенном в САПР Cadence языке программирования SK.ILL. Использование разработанных тестов позволило автоматизировать методику программной аттестации СФ-блоков в ходе разработки и тем самым сократить время на перепроектирование устройств аналогичного класса при использовании КМОП технологии другого уровня примерно в два раза. В работе также

рассмотрены вопросы проектирования СЧ с учетом влияния паразитных параметров кристалла и корпуса на характеристики СЧ.

4. Разработанные устройства синтезаторов частот и результаты их экспериментальных испытаний

С использованием предложенных автором методик была разработана библиотека элементов, охарактеризованных по электрическим параметрам и используемых в целочисленных и дробных ФАПЧ-СЧ. В состав библиотеки входят следующие элементы:

1) Приемник сигнала опорной частоты (ПОЧ).

2) ПДЧ с коэффициентами деления: 4/5, 8/9, 16/17, 32/33, 64/65.

3) Импульсный ЧФД.

4) Устройство контроля работоспособности (индикатор "захвата фазы").

5) Программируемый ЗРБ.

6) Управляемый источник опорного тока (ИОТ) для ЗРБ.

7) Делитель опорной частоты (ДОЧ).

8) Делитель с переменным коэффициентом деления (К).

9) Схема подавления помех дробности (ИД-модулятор) с возможностью ее отключения при работе СЧ в целочисленном режиме.

Автором были разработаны принципиальные электрические схемы первых шести блоков из приведенного списка и топологии некоторых из них.

В ходе проведения работ по проектированию ФАПЧ были изготовлены два СФ-блока СЧ. Первый СФ-блок относится к классу целочисленных СЧ, второй (рис. 10) является дробным СЧ, который может работать в целочисленном режиме, а также в режиме генератора сигналов с линейной частотной модуляцией. На рис.10 изображена структурная схема разработанного СФ-блока дробного СЧ. Эта схема является более общей в сравнении со структурной схемой целочисленного СЧ.

В диссертации приведены результаты измерений параметров изготовленного блока ЧФД с токовым выходом в сравнении с параметрами известных схем ЧФД. Описана реализация встроенных средств тестирования СБИС, предусматривающих следующие возможности:

- дискретное регулирование величины задержки (тчфд) установочной цепи ЧФД;

- дискретное регулирование временного интервала т в индикаторе "захвата фазы";

- программирование модуля счета (т=1 ...255) счетчика, отсчитывающего интервалы для формирования признака захвата частоты.

входы управления СБИС —О-ОО.....—<Х>—

регистр команд управления

Рис. 10. Структурная схема СФ-блока дробного СЧ

С целью повышения рабочей частоты СЧ использовались специальные топологические приемы для снижения паразитных емкостей и экранирования высокочастотных шин. Были произведены испытания СФ-блока целочисленного СЧ в составе тестового кристалла, помещенного в корпус Т()РР-44. СФ-блок дробного СЧ использовался для создания опытной партии микросхем 1508ПЛ9Т (рис.11) в корпусе Т<ЗРР-48.

REFÔ-

PREOFF

ТД-модулятор

PDOM индикатор захвата фазы

и фотография микросхемы

Общая программа испытаний изготовленных образцов ФЛПЧ-СЧ включала измерения с разомкнутым и замкнутым контурами. Измерения при разомкнутом контуре ФАПЧ были необходимы для проверки правильности функционирования блоков в отдельности. Измерения фазовых шумов целочисленного СЧ (рис.12) проведены при использовании генератора НМС-390 (фирма Hittite) в полосе пропускания контура ФАПЧ, равной 10 кГц. На рис.13 изображен график входной чувствительности СЧ.

Рис. 11. Топология дробного СЧ

Carrier Роиег в.71 dBm (men им dB

Rel -бШсВс/Hz

le.ee ~

Frequency Offset

(a)

Рис.12. Измеренные фазовые шумы Рис.13. График входной чувст-

генератора в контуре ФАПЧ вительности для ВЧ входа

В табл.1 представлены измеренные характеристики разработанной СБИС. Здесь Aí - диапазон частот для синусоидального сигнала с уровнем до О дБм, Ь(0 - уровень фазового шума, Р — значения коэффициентов деления частоты ПДЧ, 1УТ - ток утечки ЗРБ в третьем состоянии, АиВых - Диапазон рабочих выходных напряжений ЗРБ, 51 - относительный "разбаланс" выходных токов ЗРБ в статическом режиме.

Таблица 1

Сравнение характеристик СБИС целочисленного СЧ и ADF4106

Параметры СБИС Разработанная ADF4106

ФАПЧ СБИС (Analog Devices)

АГ, ГГц 0,1...5,0 (рис.13) 0,5...6,0

Ц1), дБн/Гц -75...-65 (рис.12, верхняя -80 (рис.12, нижняя

кривая) кривая)

Р, коэфф. деления 4/5-8/9-16/17-32/33-64/65 4/5-8/9-16/17-32/33

Гчфл макс> МГц 140 56

1чфл *, мА 0,6...5,0; 3 бита 0,6...5,0; 3 бита

1ут, нА 1 1

дипых**, В 0,5...2,6 0,5...5,0

51, % 5 2

Напряжение пита- 1,8/3,3 2,7/3,3/5,5

ния, В

Тип корпуса TQFP-44 TSSOP-16

Технология изго- КМОП 0,18 мкм БиКМОП

товления

Примечания:

* - указана дискретность регулирования тока

** — параметр приведен для рекомендуемых производителем номиналов напряжений питания

Проведенные испытания разработанных СФ-блоков СЧ подтвердили их заявленные технические параметры. Разработанные ФАПЧ-СЧ являются первыми отечественными устройствами подобного класса, не имеют аналогов среди известных КМОП СЧ и сопоставимы по характеристикам с зарубежными БиКМОП микросхемами. Эти СЧ как СФ-блоки пригодны для использования в СБИС СнК в схемах синхронизации устройств широкого класса, а также приемо-передающих устройствах, или для самостоятельного применения (в виде микросхем).

Заключение

Основной результат диссертации заключается в развитии теории и создании методики проектирования высокочастотных широкополосных сложно-функциональных блоков синтезаторов частот с улучшенными качественными характеристиками и расширенными функциональными возможностями, а также в разработке на этой основе конкурентоспособных сложно-функциональных блоков синтезаторов частот, изготовленных по объемной КМОП технологии с проектными нормами 0,18 мкм и удовлетворяющих требованиям современной электронной компонентной базы.

Основной теоретический результат

В диссертации разработаны методики и модели, предназначенные для проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот и позволяющие существенно сократить время разработки синтезаторов частот для достижения требуемых характеристик.

Частные теоретические результаты

1. Обосновано введение параметра обобщенной дифференциальной нелинейности, характеризующего качество преобразования входных сигналов частотно-фазового детектора в выходной ток и пригодного для построения поведенческой модели этого детектора. Использование поведенческой модели частотно-фазового детектора вместо транзисторной позволило снизить время расчетов переходных процессов целочисленных и дробных синтезаторов частот на порядок.

2. Разработана общая методика расчета джиттера выходной фазы генератора в составе синтезатора частот на основе табличной модели блока частотно-фазового детектора с токовым выходом, а также его поведенческой макромодели с использованием параметра обобщенной дифференциальной нелинейности. Методика позволяет на начальных этапах проектирования обоснованно выбирать схемотехнические решения блока частотно-фазового детектора с токовым выходом в составе СЧ.

3. Разработан метод оптимизации дифференциальных каскадов по критерию достижения наибольшего усиления на заданных частотах при

ограничении тока потребления и занимаемой площади на кристалле. На основе данного метода разработана методика проектирования широкополосного делителя частоты для дифференциальных схем с переключением токов. Применение данной методики позволило обеспечить широкую полосу рабочих частот (до 5 ГГц) при допустимом повышении потребляемой мощности синтезаторов частот.

4. С использованием результатов всех выполненных в ходе работы исследований, включая методику расчета джиггера, сформулированы рекомендации по выбору структуры отдельных блоков, входящих в состав синтезаторов частот, с целью достижения требуемых высоких технических характеристик этих синтезаторов.

Основной практический результат

С использованием предложенных методик впервые разработаны и изготовлены отечественные синтезаторы частот на основе ФАПЧ с полосой рабочих частот 0,1...5,0 ГГц по объемной КМОП технологии с проектными нормами 0,18 мкм. Разработанные СФ-блоки целочисленного и дробного СЧ могут быть интегрированы в СБИС типа "система на кристалле". СФ-блоки СЧ использованы в ГУП НПЦ «ЭЛВИС» при разработке СБИС ФАПЧ для радиолокационных и связных комплексов различного назначения и базирования, что подтверждается актом о внедрении.

Частные практические результаты

1. Создан набор библиотечных элементов для ФАПЧ-СЧ с дробным и целочисленным коэффициентами умножения частоты в базе данных САПР Cadence, содержащий следующие блоки: предварительный делитель частоты с приемником тактового сигнала, импульсный частотно-фазовый детектор с зарядно-разрядным блоком, приемник сигнала опорной частоты, индикатор захвата фазы.

2. Разработана схема синхронно-асинхронного предварительного делителя частоты, отличающаяся от известных схем расширенным набором доступных коэффициентов деления частоты: 4/5, 8/9, 16/17, 32/33, 64/65.

3. С использованием предложенной автором методики проектирования широкополосного делителя частоты удалось увеличить диапазон рабочих частот СЧ до 5,0 ГГц при допустимом повышении потребления мощности предварительным делителем частоты до 54 мВт.

4. Проведено экспериментальное исследование разработанных СФ-блоков ФАПЧ-СЧ, подтверждены их основные технические параметры. Разработанные устройства не имеют аналогов среди СЧ, изготовленных по объемной КМОП технологии уровня 0,18 мкм и более, и по совокупности характеристик сопоставимы с БиКМОП микросхемами.

5. Разработана математическая модель ФАПЧ-СЧ в среде MATLAB и высокоуровневая поведенческая модель, пригодная для моделирования во временной области. Разработанные модели доступны для редактирова-

ния на уровне исходного кода и позволяют производить расчет с учетом индивидуальных особенностей разрабатываемого устройства.

6. Уточнено определение граничной рабочей частоты частотно-фазового детектора с токовым выходом, что обеспечивает более корректный расчет основных технических характеристик СЧ. Уточнение касается учета отклонения действительной передаточной характеристики блока от идеальной в интересующем интервале входных разностей фаз детектора.

Таким образом, в ходе работы над диссертацией достигнута ее основная цель, а именно развита теория и методики проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработаны и аттестованы конкурентноспо-собные СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Список работ, опубликованных по теме диссертации

1. Дубинский A.B. Сравнение и выбор методов измерения джиттера // Научная сессия МИФИ-2004. Сб. научн. трудов. Т.1. - М.: МИФИ, 2004. - С. 258-260.

2. Дубинский A.B. Компенсация фазовой ошибки в ФАПЧ класса fractional-N // Научная сессия МИФИ-2005. Сб. научн. трудов. Т.1. -М.: МИФИ, 2005.-С. 183-184.

3. Дубинский A.B. Архитектуры ФАПЧ для радиочастотных приложений // Научная сессия МИФИ-2005. Сб. научн. трудов. Конференция «Молодежь и наука». Т.15. - М.: МИФИ, 2005. - С. 72-74.

4. Дубинский A.B. Обобщенные модели устройств ФАПЧ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: МИФИ, 2005.-С. 147-149.

5. Дубинский A.B. Программируемый зарядно-разрядный блок фазочастотного детектора. // Научная сессия МИФИ-2006. Сб. научн. трудов. Конференция «Молодежь и наука». Т. 16. - М.: МИФИ, 2006. -С. 86-88.

6. Банков В.Д., Дубинский A.B. Широкополосный предварительный делитель частоты с формирователем тактового импульса // Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: МИФИ, 2006. - С. 46-50.

7. Дубинский A.B. Оптимизационные задачи проектирования зарядно-разрядных блоков ФАПЧ // Научная сессия МИФИ-2007. Сб. научн. трудов. Т.1. - М.: МИФИ, 2007. - С. 144-145.

8. Гусев В.В., Дубинский A.B., Черных A.B. Разработка тестов при проектировании радиочастотных систем ФАПЧ // Электроника, микро-и наноэлектроника. Сб. научн. трудов. - М.:МИФИ, 2007. - С. 149-152.

9. Дубинский A.B. Разработка широкополосного КМОП синтезатора радиочастот на основе ФАПЧ // Вопросы радиоэлектроники, серия Электронная вычислительная техника. - 2008. - Вып.З. - С. 39-48.

10. Байков В. Д., Дубинский A.B. Способы улучшения основных технических характеристик ФАПЧ // Научная сессия МИФИ-2008. Сб. научн. трудов. Т.8.- М.: МИФИ, 2008.-С. 87-88.

11. Дубинский A.B. Моделирование синтезаторов частот с использованием табличной макромодели частотно-фазового детектора // Электроника, микро- и наноэлектроника. Сб. научн. трудов. — М.: МИФИ, 2008.-С. 78-80.

Подписано в печать 06.05.2009 г. Печать лазерная цифровая Тираж 100 экз.

Типография Aegis-Print 115230, Москва, Варшавское шоссе, д. 42 Тел.: (495) 785-00-38 www.autoref.webstolica.ru

Оглавление автор диссертации — кандидата технических наук Дубинский, Алексей Васильевич

Список сокращений.

Список обозначений.

Введение.

Глава 1. Анализ характеристик современных устройств ФАПЧ, методов и средств их проектирования.

1.1 Области применения СЧ на основе ФАПЧ.

1.2. Анализ характеристик.

1.2.1. Характеристики быстродействия.

1.2.2. Характеристики качества синтезируемого сигнала.

1.3. Классификация устройств ФАПЧ-СЧ.

1.3.1. Целочисленные синтезаторы частот.

1.3.2. Дробные синтезаторы частот.

1.4. Современный уровень разработок устройств ФАПЧ.

1.5. Методы и средства проектирования.

1.5.1. Методы моделирования ФАПЧ.

1.5.3. Расчет шумов ФАПЧ в САПР.

Выводы.

Глава 2. Анализ способов улучшения основных характеристик блоков в составе аналоговой части СЧ.

2.1. Составляющие погрешностей и способы их уменьшения.

2.2. Технические усовершенствования ФАПЧ-СЧ.

2.2.1. Анализ патентов в области разработок блоков ФАПЧ-СЧ.

2.3. Импульсный частотно-фазовый детектор с регулируемым токовым выходом.

2.3.1. Определение граничной рабочей частоты ЧФД.

2.3.2. Анализ структур зарядно-разрядного блока и улучшение его характеристик в составе ФАПЧ.

2.3.3. Компромиссы и способы их достижения при проектировании ЧФД.

2.4. Предварительный делитель частоты. Анализ способов реализации.

2.4.1. Анализ способов построения ПДЧ на структурном уровне.

2.4.2. Проектирование ПДЧ на схемотехническом уровне.

2.4.3. Метод оптимизации дифференциальных каскадов. Методика проектирования широкополосного ПДЧ.

Выводы.

Глава 3. Высокоуровневые модели СЧ. Методика проектирования СБИС ФАПЧ.

3.1. Обобщенные модели ФАПЧ-СЧ.

3.1.1. Модель СЧ в частотной области.

3.1.2. Поведенческая модель СЧ во временной области.

3.1.3. Моделирование синтезаторов частот с использованием табличной макромодели частотно-фазового детектора.

3.2. Методика проектирования СБИС ФАПЧ.

3.2.2. Учет влияния паразитных параметров кристалла и корпуса на характеристики СЧ.

Выводы.

Глава 4. Разработанные устройства СЧ и результаты их экспериментальных испытаний

4.1. Требования к ФАПЧ. Структурная схема СЧ.

4.2. Частотно-фазовый детектор, зарядно-разрядный блок. Источник опорного тока

4.3. Реализация встроенных средств для тестирования ФАПЧ. Индикатор фазового рассогласования.

4.4. Топологическая реализация. Конструктивные особенности.

4.5. Результаты испытаний изготовленных образцов СЧ.

Выводы.

Введение 2009 год, диссертация по информатике, вычислительной технике и управлению, Дубинский, Алексей Васильевич

Диссертация посвящена решению важной научно-технической задачи разработки отечественных высокочастотных широкополосных сложно-функциональных (ОФ) блоков синтезаторов частот (СЧ), изготавливаемых по объемной КМОП технологии и предназначенных для построения СБИС типа, «система на кристалле» (СнК).

В настоящее время остро стоит задача создания принципиально новой отечественной электронной компонентной базы (ЭКБ), включая создание микросхем и СФ-блоков синтезаторов частот для СБИС СнК с диапазоном рабочих частот от десятков МГц до нескольких ГТц. Данные микросхемы и СФ-блоки, работающие в указанном широком диапазоне частот, применяются в разнообразных устройствах вычислительной техники и автоматизированных системах управления (АСУ), в том числе в беспроводных системах управления транспортом (наземным и воздушным), АСУ на основе технологии радиочастотной идентификации, а также в подсистемах синхронизации устройств вычислительной техники гражданского и специального назначения. В частности, СЧ востребованы в качестве генераторов тактовых сигналов для высокоскоростных АЦП и ЦАП, запоминающих устройств, процессоров, приемопередатчиков и т.д., в I которых требуется стабильная опорная частота с возможностью ее изменения. В этих случаях широко применяются СЧ на основе системы фазовой автоподстройки частоты (ФАПЧ или phase locked loop). СЧ на основе ФАПЧ (ФАПЧ-СЧ) имеют существенное преимущество в части достижения наивысших рабочих частот перед такими типами СЧ как цифровой вычислительный синтезатор (direct digital synthesizer) и СЧ на основе системы фазовой автоподстройки задержки (delay locked loop). Дополнительным преимуществом ФАПЧ-СЧ является возможность синтеза произвольного набора высоких частот при использовании недорогого источника эталонной частоты (кварцевого резонатора).

Частотный синтез является объектом современных научных исследований. Решение задачи разработки СБИС СЧ соответствует интересам развития отечественной электроники. В настоящее время существует множество публикаций по СЧ, основанным на принципе фазовой автоподстройки частоты и предназначенных для уже существующих современных и наиболее перспективных развивающихся систем связи, а также систем синхронизации данных. Наиболее известными специалистами в данной области являются Разави Б. (Razavi В.), Бест P.E. (Best. R.E.), Гарднер Ф.М. (Gardner F.M.), Ваучер С.С. (Vaucher C.S.), Банержи Д. (Banerjee D.), Ревун А.Д., Жаров А.Н., Шапиро Д.Н., Байков В.Д., Рогаткин Ю.Б.

Одним из основных направлений решения задачи синтеза частот является повышение быстродействия систем ФАПЧ, расширение диапазона генерируемых частот в область СВЧ при сохранении высокого качества синтезируемых сигналов. Кроме задачи схемотехнического проектирования подобных систем, важной является задача моделирования и создания алгоритмов управления синтезаторами частот, которые из аналоговых устройств превратились в сложные цифроаналоговые системы с развитым интерфейсом.

С появлением возможности производства СБИС на отечественных и зарубежных фабриках-изготовителях ИС по субмикронным объемным КМОП технологиям уровня 0,25.0,18 мкм возникает задача создания СБИС СнК, в состав которых входят ФАПЧ-СЧ. Многие из устройств ФАПЧ-СЧ, разработанных в нашей стране, морально устарели. На сегодняшний день образцы отечественных СФ-блоков и микросхем ФАПЧ-СЧ, предназначенных для работы в диапазоне частот 0,1.5,0 ГГц, а также методики их проектирования отсутствуют. При этом была невозможной реализация, например, таких популярных стандартов, как DECT, DCS, GSM

1]. Отсутствие отечественных СБИС СЧ с рабочими частотами до 5 ГГц ограничивает возможности специализированных систем, используемых в процессорной технике, радиолокации, авиации и в космической отрасли.

Необходимость решения научно-технической задачи создания СБИС СЧ обусловлена отсутствием информации по ряду вопросов проектирования ИС. Методики проектирования и конкретные структурные, схемотехнические и топологические решения отдельных блоков ФАПЧ-СЧ зачастую являются конфиденциальной информацией разработчиков. Необходимость обусловливается также тем, что аналогичные устройства (см. Гл. 1), предназначенные для массового применения, ранее не изготавливались по стандартной (объемной) КМОП технологии. Большинство изделий ФАПЧ-СЧ используют преимущества, биполярных и полевых транзисторов в смешанных технологиях (БиКМОП) изготовления СБИС. К существенным преимуществам использования биполярных транзисторов относят более предпочтительные характеристики быстродействия и уровня, низкочастотных фликкер-шумов: Однако использование таких специальных видов технологий как БиКМОП ограничивает возможность реализации СБИС СнК и увеличивает общую стоимость проекта. Следовательно; создание собственной методики проектирования высокочастотных широкополосных СЧ на основе ФАПЧ, сложно-функциональных блоков и СБИС СнК на их основе, изготавливаемых по КМОП технологии, является актуальной задачей.

Объектом исследования являются блоки целочисленных и дробных СЧ на основе ФАПЧ, предназначенные для формирования частотных сеток в диапазоне от сотен МГц до нескольких ГГц. Предметом исследования диссертации являются методики проектирования СФ-блоков ФАПЧ-СЧ с целью улучшения их основных технических характеристик.

В предшествующих работах на тему ФАПЧ-СЧ не установлена количественная связь между различными характеристиками СБИС ФАПЧ различных классов, исследуемых в данной работе. Также существуют противоречивые рекомендации по выбору схем блоков СБИС на структурном уровне [2,3]. Стандартные параметры, характеризующие ЧФД (частотно-фазового детектора), не в полной мере характеризуют блок и их недостаточно для решения задач проектирования СБИС с использованием существующих программных инструментов [4]. Кроме того, существуют различия в трактовке технических параметров ФАПЧ. Задача установления влияния параметров блока ЧФД на характеристики СЧ разных типов ( целочисленных и дробных ) остается нерешенной и требует дальнейшего исследования.

В диссертации наибольшее внимание уделено анализу и улучшению основных характеристик наиболее критичных блоков в составе ФАПЧ, к которым относятся предварительный делитель частоты (ПДЧ), частотно-фазовый детектор с токовым выходом. ПДЧ5 - узкое место проекта с точки зрения полосы рабочих частот, а ЧФД — с точки зрения быстродействия, линейности передаточной характеристики, диапазона выходных рабочих напряжений зарядно-разрядного блока (ЗРБ) и других параметров ФАПЧ-СЧ. В настоящее время источники информации насыщены большим количеством схемотехнических [5] решений блоков, входящих в состав ФАПЧ-СЧ. Однако методика выбора конкретных схем для целочисленных и дробных СЧ отсутствует. Следует отметить, что обычно на практике решается задача, не связанная с проектированием комбинированных ФАПЧ-СЧ (т.е. дробных синтезаторов с возможностью работы в целочисленном режиме), что ограничивает функциональные характеристики проектируемого устройства. В качестве технологии изготовления ФАПЧ была выбрана объемная КМОП технология уровня 0,18 мкм. Технология привлекательна с экономической точки зрения и позволяет реализовывать схемы с высокой степенью интеграции.

Цель диссертации — развитие теории и методик проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработка на основе этих методик конкурентноспособных СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Для достижения данной цели необходимо решение следующих задач:

На защиту выносятся следующие положения

Научная новизна диссертации

1. Предложено и обосновано введение параметра обобщенной^ дифференциальной нелинейности, характеризующего качество преобразования входных сигналов частотно-фазового детектора в выходной ток и пригодного для построения поведенческой модели этого детектора. Использование поведенческой модели частотно-фазового детектора вместо транзисторной позволило снизить время расчетов переходных процессов целочисленных и дробных синтезаторов частот на порядок.

2. Разработана общая методика расчета количественной меры (джиттера) отклонения периода синтезируемого сигнала с выхода генератора, управляемого напряжением, от требуемой частоты. Методика предусматривает использование поведенческой модели блока частотно-фазового детектора (см. п.1), а также табличной модели этого блока, которая отличается от известных моделей возможностью задания точек данных переходных характеристик частотно-фазового детектора. Методика позволяет на начальных этапах проектирования обоснованно выбирать, схемотехнические решения частотно-фазового детектора с токовым выходом в составе синтезатора частот, что способствует улучшению технических характеристик разрабатываемого синтезатора частот.

Практическая значимость

4. Разработаны модели и методики расчета технических характеристик ФАПЧ, которые могут быть использованы для повторного проектирования синтезаторов частот в рамках других проектно-технологических норм.

Работа состоит из введения, четырех глав, заключения и приложений.

В первой главе произведена классификация устройства ФАПЧ по различным признакам. Проведен анализ характеристик выпускаемых микросхем ФАПЧ, а также, отдельно, микросхем, изготовленных по объемным КМОП технологиям. Рассмотрены методы и средства проектирования ФАПЧ-СЧ. На основе анализа полученной информации уточнены и конкретизированы задачи, которые требуют дальнейшего исследования и решения.

Во второй главе представлен анализ способов улучшения основных технических характеристик аналоговых блоков в составе СЧ на основе научных публикаций по теме ФАПЧ-СЧ, а также доступной информации из патентной базы. Проведен анализ составляющих погрешностей ФАПЧ-СЧ. Установлена количественная связь между параметрами технологии изготовления СБИС и основными параметрами разрабатываемого ФАПЧ. Предложено уточненное определение граничной рабочей частоты блока ЧФД с учетом инерционности ЗРБ. Проведен анализ вариантов реализации на схемотехническом и структурном уровне ПДЧ, пригодных для построения широкополосных ФАПЧ-СЧ. В результате предложена методика проектирования широкополосного делителя частоты.

В третьей главе разработаны обобщенные модели расчета основных технических характеристик ФАПЧ и поведенческого моделирования ФАПЧ во временной области. Для решения задачи анализа влияния переходных процессов ЧФД на джиттер ФАПЧ разработана методика моделирования СЧ на основе поведенческой и табличной макромодели ЧФД с токовым выходом. Даны рекомендации по использованию различных схем ЧФД в СЧ разных классов (целочисленных и дробных). Проведен анализ влияния паразитных параметров кристалла и корпуса на характеристики синтезатора частот, предложена методика проектирования СБИС ФАПЧ.

В четвертой главе приведены схемы основных блоков, входящих в состав СЧ, а также результаты моделирования блоков. Представлены результаты экспериментальных испытаний разработанных устройств ФАПЧ, произведено сравнение по основным характеристикам изготовленных ФАПЧ с ближайшим аналогом. Апробация диссертации

Основные результаты работы были доложены на научно-технических конференциях «Электроника, микро- и наноэлектроника», проходивших в Костроме в 2003 году, в Нижнем Новгороде в 2004 году, в Вологде в 2005 году, в Гатчине в 2006 году, Пушкинских Горах в 2007 году и в Петрозаводске в 2008 году, а также на конференциях «Научная сессия МИФИ», проведенных в 2003-м, 2004-м, 2005-м, 2006-м, 2007-м, 2008-м гг.

Основные результаты диссертации опубликованы в 11-ти работах (три из них с соавторами) в период с 2004 по 2008 гг., в том числе одна статья в издании из перечня ВАК России.

Результаты диссертации нашли отражение в научно-технических отчетах в рамках ОКР по теме «Разработка СБИС типа «система на кристалле» схемы ФАПЧ для синтезаторов частот, используемых в радиолокационных и связных комплексах различного назначения и базирования».

Результаты диссертации могут быть использовании при проектировании СЧ на основе ФАПЧ, предназначенных для автоматизированных систем управления с использованием беспроводной связи, а также систем синхронизации данных в вычислительной технике.

Заключение диссертация на тему "Высокочастотные широкополосные КМОП сложно-функциональные блоки синтезаторов частот"

Выводы

1. На основе предложенных методик разработаны электрические схемы аналоговых блоков: приемника сигнала опорной частоты, импульсного частотно-фазового детектора, индикатора захвата фазы, управляемого зарядно-разрядного блока. В САПР Cadence разработан набор библиотечных элементов для ФАПЧ-СЧ, достаточный для решения задач синтеза высокочастотных сигналов с использованием СЧ разных типов, целочисленных и дробных. Создан топологический конструктив СФ-блоков СЧ с полосой рабочих частот более 5 ГГц по проектно-технологическим нормам 0,18 мкм. Разработанный набор библиотечных элементов пригоден для построения целочисленных и дробных СЧ.

2. Описана реализация на кристалле встроенных средств, облегчающих тестирование СБИС. Проведены испытания разработанных и изготовленных СФ-блоков и микросхем СЧ, подтверждено соответствие их основных технических параметров заявленным требованиям.

3. Разработанные ФАПЧ-СЧ не имеют аналогов среди КМОП СЧ, изготовленных по субмикронным технологиям с проектными нормами 0,18 мкм и более, и сопоставимы по характеристикам с зарубежными БиКМОП микросхемами. Они являются первыми из устройств подобного класса в отечественной электронике. Разработанные устройства СЧ пригодны для использования в СБИС типа "система на кристалле", а также для самостоятельного применения (в виде микросхем).

Выполнение поставленной задачи проектирования широкополосных высокочастотных СФ-блоков СЧ способствует решению проблемы замещения импортной элементной базы подобного типа.

Заключение

Основной теоретический результат

Частные теоретические результаты

4. С использованием результатов всех выполненных в ходе работы исследований, включая методику расчета джиттера, сформулированы рекомендации по выбору структуры отдельных блоков, входящих в состав синтезаторов частот, с целью достижения требуемых высоких технических характеристик этих синтезаторов.

Основной практический результат

С использованием предложенных методик впервые разработаны и изготовлены отечественные синтезаторы частот на основе ФАПЧ с полосой рабочих частот 0,1.5,0 ГГц по объемной КМОП технологии с проектными нормами 0,18 мкм. Разработанные СФ-блоки целочисленного и дробного СЧ могут быть интегрированы в СБИС типа "система на кристалле". СФ-блоки СЧ использованы в ГУЛ НПЦ «ЭЛВИС» при разработке СБИС ФАПЧ для радиолокационных и связных комплексов различного назначения и базирования, что подтверждается актом о внедрении.

Частные практические результаты

5. Разработана математическая модель ФАПЧ-СЧ в среде МАТЬАВ и высокоуровневая поведенческая модель, пригодная для моделирования во временной области. Разработанные модели доступны для редактирования на уровне исходного кода и позволяют производить расчет с учетом индивидуальных особенностей разрабатываемого устройства.

Таким образом, в ходе работы над диссертацией достигнута ее основная цель, а именно развита теория и методики проектирования высокочастотных широкополосных КМОП сложно-функциональных блоков синтезаторов частот, а также разработаны и аттестованы конкурентноспособные СБИС синтезаторов частот с полосой рабочих частот до 5 ГГц.

Диссертация выполнена в МИФИ в рамках выполнения ОКР Синтетик 2 по теме «Разработка СБИС типа "система на кристалле" схемы ФАПЧ для синтезаторов частот, используемых в радиолокационных и связных комплексах различного назначения и базирования».

Библиография Дубинский, Алексей Васильевич, диссертация по теме Элементы и устройства вычислительной техники и систем управления

1. Waheed К., Desai К., Seddighrad P., Salam F. M. A Completely Integrated, Low Noise, Low Power CMOS Frequency Synthesizer for GSM Communications // 45th IEEE International Midwest Symposium on Circuits and Systems. -2002. PP. 540-543.

2. Rhee W. Design of high-performance CMOS charge pumps in phase-locked loops // Proceedings of the IEEE International Symposium on Circuits and Systems. 1999. - Vol. 2. - №5. - PP. 542-548.

3. Maxim A. Low-Voltage CMOS Charge-Pump PLL Architecture for Low Jitter Operation // Proceedings of the 28th European Solid-State Circuits Conference. 2002. - №9. - PP. 423 - 426.

4. PLL Design Guide Documentation // Agilent Technologies, Dec. 2004.

5. Shu K., Sanchez-Sinencio E. CMOS PLL Synthesizers: Analysis and Design // Springer Science + Business Media, Inc., 2005.

6. Хорвиц П., Хилл У Искусство схемотехники. Т.т. 1-2. М.: Мир,1998.

7. Vaucher C.S., Kasperkovitz D. // A Wide-Band Tuning System for Fully Integrated Satellite Receivers // IEEE Journal of Solid-State Circuits. 1998. -Vol. 33.- №7.- PP.987-997.

8. ADF4106. Datasheet / Analog Devices, N., 2005.- 20 p.

9. Lam C., Razavi B. A 2.6-GHz/5.2-GHz Frequency Synthesizer in 0.4-um CMOS Technology // IEEE JSSC. -2000. Vol.35. -№5. - PP.788-794.

10. S. Pamarti, L. Jansson,I. Galton A Wideband 2.4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation // IEEE JSSC. -2004. -Vol.39. -№l.-PP.49-62.

11. Mizuno, M., et al. A 0.18-um CMOS Hot-Standby PLL Using a Noise-Immune Adaptive-Gain VCO // IEICE Trans. Electron. -1997, Vol. E-80-C. -№12, PP. 1560-1571.

12. Ali, S., Jain, F. A Low Jitter 5.3-GHz 0.18-um CMOS PLL Based Frequency Synthesizer // IEEE RFIC Symposium. 2002. - PP. 173-176.

13. P. Zhang et al. A direct conversion CMOS transceiver for IEEE 802.11a WLANs // IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers. -2003.-№2.-PP. 354-355.

14. Gerry C. T. Leung and Howard C. Luong A 1-V 5.2-GHz CMOS Synthesizer for WLAN Applications // IEEE JSSC. -2004. -Vol. 39. -№11. -PP.1873-1882.

15. Ahola R., Halonen K. A 1.76-GHz 22.6-mW Al Fractional-N Frequency Synthesizer // IEEE Journal of Solid-State Circuits. -2003. -Vol.38. -№1. -PP.138-140.

16. Vassiliou I., Vavelidis K., Georgantas T., Plevridis S. A Single-Chip Digitally Calibrated 5.15-5.825-GHz 0.18-um CMOS Transceiver for 802.11a Wireless LAN // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. №12. -PP.2221—2231.

17. Tak G.-Y., Hyun S.B., Kang T. Y., Choi B. G. at. al. // A 6.3-9-GHz CMOS Fast Settling PLL for MB-OFDM UWB Applications // IEEE Journal of Solid-State Circuits. 2005. -Vol.40. - № 8. - PP. 1671-1679.

18. Сао С., Ding Y., Kenneth К. O. A 50-GHz Phase-Locked Loop in 0.13-um CMOS // IEEE Journal of Solid-State Circuits. 2007. - Vol.42. - №8. -PP. 1649-1656.

19. Remco С. H., Vaucher C. S., Leenaerts Domine M. W., Klumperink Eric A. M. at. al. A 2.5-10-GHz Clock Multiplier Unit With 0.22-ps RMS Jitter in Standard 0.18-um CMOS // IEEE Journal of Solid-State Circuits. -2004. -Vol. 39. -№11.-PP. 1862-1872.

20. Tiebout M., Sandner C., Wohlmuth H.-D., Da Dalt N., Thaller E. A Fully Integrated 13GHz AZ Fractional-N PLL in 0.13^im CMOS // ISSCC Digest of Technical Papers, San Francisco, USA. 2004. - PP. 386-387.

21. Bouras and A. Yamanaka et al., "A digitally calibrated 5.15-5.825 GHz transceiver for 802.11a wireless LAN's in 0.18 urn CMOS," in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers. 2003. -PP.352-353.

22. Kundert K.S. Introduction to RF Simulation and Its Application // IEEE Journal of Solid-State Circuits. 1999. - Vol. 34. - №9. - PP. 1298-1320.

23. Perrott M.H. Fast and Accurate Behavioral Simulation of Fractional-N Synthesizers and other PLL/DLL Circuits // Design Automation Conference (DAC). 2002. —№6. - PP. 498-503.

24. Kovacs J. Analyze PLLs with discrete time modeling // Microwaves & RF. -1991. -№5. -PP.224-229.

25. Hein J.P., Scott J.W. Z-domain model for Disctrete-Time PLL's // IEEE Trans. Circuits and Systems. -1988. Vol.35. -№11. - PP. 1393-1400.

26. Muer В. D., Steyaert Michel S. J. A CMOS Monolithic -Controlled Fractional-N Frequency Synthesizer for DCS-1800 // IEEE Journal of Solid-State Circuits. 2002. - Vol. 37. - №.7. - PP.835-844.

27. Мао X., Yang H., Hui W. An analytical phase noise model of charge pump mismatch in sigma-delta frequency synthesizer // Analog Integrated Circuits and Signal Processing . -2006. -Vol. 48. -№ 3. -PP.223-229.

28. Best R E. Phase-Locked Loops Design, Simulation, And Applications // 3rd ed., New York: McGraw-Hill. 2003.

29. Holladay K., Burman D. Design Loop Filters For PLL Frequency Synthesizers // Microwaves & RF. 1999. -№9.

30. PLL Design Guide // Agilent Technologies, September 2004.

31. Kim. В., Weigandt T.C., Gray P.R. PLL/DLL System Noise Analysis for Low Jitter Clock Synthesizer Design // Proc. Of ISCAS. -1994. Vol.4. - №6. -PP.31-34.

32. Mansuri M., Yang C-K. K. Jitter Optimization Based on Phase-Locked Loop Design Parameters // IEEE J. Solid-State Circuits. 2002. - Vol. 37. - №11. -PP. 1375-1382.

33. Байков В.Д., Дубинский А.В. Способы улучшения основных технических характеристик ФАПЧ // Научная сессия МИФИ-2008. Сб. научн. трудов. Т.8. М.: МИФИ, 2008. - С. 87-88.

34. TRF2020 Datasheet / Texas Instruments, D., 1998.- 26 p.

35. LMX2326 Datasheet / National Semiconductors, S.C., 2004.- 19 p.

36. Ahmed S. I., Mason R. D. A dual edge-triggered phase-frequency detector architecture // Proceedings of 2003 International Symposium on the Circuits and Systems, 2003. -№5. -PP.721-724.

37. Mansuri M. Fast Frequency Acquisition Phase-Frequency Detectors for Gsamples/s Phase-Locked Loops // IEEE Journal of Solid-states Circuists. -2002.-Vol. 37.-№ 10. —PP.1331-1334.

38. William S. Т. Yan, Luong H. C. A 2-V 900-MHz Monolithic CMOS Dual-Loop Frequency Synthesizer for GSM Receivers // IEEE Journal of SolidState Circuits. 2001. - Vol.36. - № 2. - PP.204-216.

39. Дубинский A.B. Архитектуры ФАПЧ для радиочастотных приложений // Научная сессия МИФИ-2005. Сб. научн. трудов. Конференция «Молодежь и наука». Т. 15. -М.: МИФИ, 2005. С. 72-74.

40. U. L. Rohde, Digital PLL Frequency Synthesizers. Englewood Cliffs, NJ: Prentice Hall. 1983.

41. В. Giora Goldberg, The evolution and maturity of fractional-n pll synthesis. Tutorial presenting fractional-N frequency synthesis // Microwave Journal. 1996. -№9. - PP. 124-134.

42. T. A. Riley, M. Copeland, and T. Kwasniewski, "Delta-sigma modulation in fractional-N frequency synthesis," IEEE J. Solid-State Circuits. -1993. -Vol.28. №5. - PP. 553-559.

43. Woogeun Rhee, Bang-Sup Song and Akbar Ali, "A 1.1-GHz CMOS Fractional-N Frequency Synthesizer with a 3-b Third-Order delta-sigma Modulator," IEEE J. Solid-State Circuits. 2000. - Vol.35. - №10. - PP. 14531460.

44. C. Park, O. Kim, and B. Kim, "A 1.8 GHz self-calibrated phase-locked loop with precise I/Q matching," IEEE J. Solid-State Circuits. -2001. -Vol. 36. -№5.-PP. 777-783.

45. S. E. Meninger and M. H. Perrott, "A Fractional-N Frequency Synthesizer Architecture Utilizing a Mismatch Compensated PFD/DAC Structure for Reduced Quantization-Induced Phase Noise", IEEE Trans. Circuits Syst. II. -2003. Vol.50. - PP. 839-849.

46. Shu K.; Sanchez-Sinencio E.; Maloberti F.; Eduri U. A comparative study of digital ЕД modulators for fractional-N synthesis // The 8th IEEE International Conference on Electronics, Circuits and Systems. -2001. -Vol. 3. -№9. -PP.1391-1394.

47. Perrott M. H., Tewksbury T. L., Sodini C. G. A 27-mW CMOS Fractional-N Synthesizer Using Digital Compensation for 2.5-Mb/s GFSK Modulation // ШЕЕ J. Solid-State Circuits. -1997. -Vol. 32. -№12. -PP.20482060.

48. Patent № 6968029 US, Frequency prescaler / Lee C.-H. et al. 13 p:pic.

49. Patent № 7215211 US, Prescaler for a fractional-N synthesizer / Lipan T. et al. 14 p: pic.

50. Patent № 7035367 US, Fractional multi-modulus prescaler / Melava J. -6 p: pic.

51. Patent № 6671341 US, -free phase switching synthesizer / Kinget P. et al. 17 p: pic.

52. Patent № 6385276 US, Dual-modulus prescaler / Hunt Jr. et al. 13 p:pic.

53. Patent № 6696857 US, High speed CMOS dual modulus prescaler using pull down transistor / Rana R. S. 7 p: pic.

54. Patent № 7038497 US, Differential current mode phase/frequency detector circuit / Meltzer D. et. al. — 7 p: pic.

55. Patent № 5661419 US, Dynamic phase-frequency detector circuit / Bhagwan R. 12 p: pic.

56. Patent № 7242256 US, Chien Phase frequency detector with programmable delay / 16 p: pic.

57. Patent № 6958637 US, Spark current cancellation in charge pump of high speed phase lock loop circuit / Feng K. D. — 7 p: pic.

58. Patent № 7161401 US, Wide output-range charge pump with active biasing current / Li Ning 7 p: pic.

59. Patent № 7176821 US, Reduced area digital sigma-delta modulator / Williams L. A. et. al. 9 p: pic.

60. Patent № 5008635 US, Phase-lock-loop lock indicator circuit / Hanke C. C. et. al. 7 p: pic.

61. Patent № 5905410 US, Lock/unlock indicator for PLL circuits / Holmes G. E. et. al. 6 p: pic.

62. Patent № 5821789 US, Fast switching phase-locked loop / Lee J.-S. 11p: pic.

63. Johansson H. O., A Simple Precharged CMOS Phase Frequency Detector // IEEE Journal of Solid-states Circuists. -1998. Vol. 33. - № 2. - PP. 295-299.

64. Lee K., Park B.H., Lee H., Yoh M.J. Phase Frequency Detectors for Fast Frequency Acquisition in Zero-dead-zone CPPLLs for Mobile Communication Systems // Proceedings of the 29th European Solid-State Circuits Conference. -2003.-PP. 525-528.

65. Самонов А.А. Проектирование блока фазочастотного детектора для устройства ФАПЧ // Электроника, микро- и наноэлектроника. Сб. науч. трудов. М.:МИФИ-2002. С. 63-66.

66. Toumazou С., Moschytz G., Gilbert В. Trade-offs in analog circuit design // Kluwer Academic Publishers N. Y. -2002.

67. ADF4108. Datasheet / Analog Devices, N., 2007.- 20 p.

68. Кочемасов B.H., Ревун А.Д. Синтезатор сигналов с линейной частотной модуляцией // А.С. 1151184(СССР), Опубл. 15.12.84.

69. Pamarti S., Jansson L., Galton. I. A Wideband 2.4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation. // IEEE Journal of Solid-states Circuists. -2004. Vol. 39. -№ 1. -PP. 49-63.

70. Temporiti E., Albasini G., Bietti I., Castello R. A 700-kHz Bandwidth Fractional Synthesizer with Spurs Compensation and Linearization Techniques for WCDMA Applications // IEEE Journal of Solid-states Circuists. -2004. -Vol. 39. -№ 9.-PP. 1446-1454.

71. Huh H., Koo Y., Lee K.-Y., Ok Y. et.al. Comparison Frequency Doubling and Charge Pump Matching Techniques for Dual-Band EA Fractional-N Frequency Synthesizer // IEEE Journal of Solid-State Circuits. 2005. - Vol. 40. -№11.-PP. 2228-2236.

72. Lee K., Park B.H., Lee H., Yoh M.J. Phase Frequency Detectors for Fast Frequency Acquisition in Zero-dead-zone CPPLLs for Mobile Communication Systems // Proceedings of the 29th European Solid-State Circuits Conference. -2003.-PP. 525-528.

73. Juarez-Hernandez, E., Diaz-Sanchez A. A novel CMOS charge-pump circuit with positive feedback for PLL applications // The 8th IEEE International Conference on Electronics, Circuits and Systems. 2001. - Vol. 1. - PP. 349-352.

74. Diorio C., Humes T., Notthoff J. K., Chao G. et, al. // A Low-Noise, GaAs/AlGaAs, Microwave Frequency-Synthesizer IC // IEEE Journal of SolidState Circuits. -1998. Vol. 33. -№ 9. -PP. 1-7.

75. Da Dalt N. Sandner C. A subpicosecond jitter PLL for clock generation in 0.12-/spl mu/m digital CMOS // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 7. -PP. 1275-1278.

76. Shu K., Sanchez-Sinencio E. A 2.4-GHz Monolithic Fractional-N Frequency Synthesizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№6.-PP. 866-874.

77. Chang H.-H., Hua I.-H., Liu S.-I. A Spread-Spectrum Clock Generator With Triangular Modulation // IEEE Journal of Solid-State Circuits. -2003. -Vol. 38. -№ 4. -PP. 673-676.

78. Craninckx J., Steyaert Michel S. J. A Fully Integrated CMOS DCS-1800 Frequency Synthesizer // IEEE Journal of Solid-State Circuits. 1998. -Vol. 33. -№12.-PP. 2054-2065.

79. Ming Hung C., Kenneth K. O. A fully integrated 1.5-V 5.5-GHz CMOS Phase-locked loop // IEEE Journal of Solid-State Circuits. -2002. -Vol. 37. -№ 4. -PP. 521-525.

80. Pamarti S. Galton I. Phase noise cancellation design tradeoffs in delta— sigma fractional-N PLLs // IEEE Trans. Circuits Syst. II. -2003. -№11. -PP. 829838.

81. J. M. Ingino, Kaenel V. R. A 4-GHz Clock System for a HighPerformance System-on-a-Chip Design // IEEE Journal of Solid-State Circuits. -2001. -Vol. 36. -№11. -PP. 1693-1698.

82. Дубинский A.B. Программируемый зарядно-разрядный блок фазочастотного детектора. // Научная сессия МИФИ-2006. Сб. научн. трудов. Конференция «Молодежь и наука». Т.16. — М.: МИФИ, 2006. С. 86-88.

83. Banerjee D. // PLL Performance, Simulation, and Design 2003, Third Edition. — Santa Clara, Calif.: National Semiconductor. — PP. 255.

84. Дубинский A.B. Обобщенные модели устройств ФАПЧ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. — М.: МИФИ, 2005.-С. 147-149.

85. Дубинский А.В. Моделирование синтезаторов частот с использованием табличной макромодели частотно-фазового детектора // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: МИФИ, 2008.-С. 78-80.

86. Дубинский А.В. Оптимизационные задачи проектирования зарядно-разрядных блоков ФАПЧ // Научная сессия МИФИ-2007. Сб. научн. трудов. Т. 1. М.: МИФИ, 2007. - С. 144-145.

87. Feng К. D. Lee J. С. Spark Current in Charge Pump of Phase Lock Loop // Proceedings of the IEEE 2005 Custom Integrated Circuits Conference. -2005. -№9.-PP. 199- 202.

88. Larsson P. A 2-1600-MHz CMOS Clock Recovery PLL with Low-Vdd Capability // IEEE JSSC. -1999. -Vol. 34. № 12. - PP. 1951-1960.

89. Pellerano S., Levantino S., Samori C., Lacaita A. L. A 13.5-mW 5-GHz frequency synthesizer with dynamic-logic frequency divider // IEEE Journal of Solid-State Circuits. -2004. -Vol. 39. -№2. PP. 378-383.

90. Wohlmuth H.-D., Kehrer D. A 15GHz 256/257 Dual-Modulus Prescaler in 120 nm CMOS // 29th European Solid State Circuits Conf. -2003. -PP.77-80.

91. Ajikuttira A.B., Chan W.L., Lian Y. A 5.5-GHz prescaler in 0.18-um CMOS technology // 2002 IEEE Asia-Pacific Conf. on ASIC Proceedings. -2002.- PP.69-72.

92. Krishnapura N., Kinget P. A 5.3-GHz Programmable Divider for HiPerLAN in 0.25-jim CMOS // JSSC. 2000. - Vol. 30, №7, PP. 1019-1024.

93. Craninckx J., Steyaert M. A 1.75 GHz/3 V dual-modulus divide-by-128/129 prescaler in 0.7 |im CMOS // IEEE Journal of Solid-State Circuits. -1996.- Vol. 31. №7. - PP. 890-897.

94. Razavi B., Lee K. F., Yan R. H. Design of High-Speed, Low-Power Frequency Dividers and Phase-Locked Loops in Deep Submicron CMOS // IEEE Journal of Solid-State Circuits. -1995. -Vol. 30. -№2. PP. 101-109.

95. Hung C.-M.; Floyd B.A.; Park N., Kenneth K.O. Fully integrated 5,35GHz CMOS VCOs and prescalers // IEEE Transactions on Microwave Theory and Techniques. 2001. - Vol. 49. - №1, PP. 17-22.

96. Romano L. Low Jitter Design of a O.35p,m-CMOS Frequency Divider Operating up to 3GHz // 28th European Solid-State Circuits Conference. -2002. -PP. 611-614.

97. Hongyan Yan, Manish Biyani, Kenneth K. O. A High-Speed CMOS Dual-Phase Dynamic-Pseudo NMOS ((DP)2) Latch and Its Application in a Dual-Modulus Prescaler // IEEE Journal of Solid-State Circuits. 1999. -Vol. 34. -№10.-PP. 1400-1404.

98. Foroudi N., Kwasniewski T. A. CMOS High-Speed Dual-Modulus Frequency Divider for RF Frequency Synthesis // IEEE Journal of Solid-State Circuits. 1996. - Vol. 30. - №2. - PP. 93-100.

99. Rana R. S. Dual-Modulus 127/128 FOM Enhanced Prescaler Design in 0.35-um CMOS Technology // IEEE JSSC. -2005. -Vol. 40. -№8. -PP. 16621670.

100. C. S. Vaucher, I. Ferencic, M. Locher, S. Sedvallson et al. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-цт CMOS Technology // IEEE JSSC. 2000. - Vol. 35. -№7.- PP. 1039-1045.

101. Lee J., Razavi B. A 40-GHz Frequency Divider in 0.18-um CMOS Technology // IEEE JSSC. 2004. - Vol. 39. - №. 4, PP.594-601.

102. Байков В.Д., Дубинский А.В. Широкополосный предварительный делитель частоты с формирователем тактового импульса // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: МИФИ, 2006. - С. 46-50.

103. Domine М., Leenaerts W. A 15-mW Fully Integrated I/Q Synthesizer for Bluetooth in 0.18-um CMOS" // IEEE JSSC. 2003. - Vol. 38. - №7. -PP.1155-1162.

104. Yang C.-Y., Dehng G.-K, Hsu J.-M, Liu S.-I. New Dynamic Flip-Flops for High-Speed Dual-Modulus Prescaler // IEEE J. Solid-State Circuits. 1998. -Vol. 33.- №10. -PP.1568-1571.

105. Heydari P., Mohanavelu R. Design of Ultrahigh-Speed Low-Voltage CMOS CML Buffers and Latches // IEEE Transactions on Very Large Scale Integration Systems. 2004. - Vol. 12. - №10. - PP. 1081-1093.

106. Mizuno M., Yamashina M., Furuta K., Igura H. et al. A GHz MOS adaptive pipeline technique using MOS current-mode logic // IEEE J. Solid-State Circuits. 1996. - Vol. 31.- №.6. - PP. 784-791.

107. Bentley J.L. Multidimensional Binary Search Trees Used for Associative Searching // Communications of the ACM, 1975. - Vol.19. - PP. 509-517.

108. ADF4108. Datasheet / Analog Devices, N., 2007.- 20 p.

109. MATLAB User's Guide, The Math Work, Inc., 1997.

110. Banerjee D. PLL Performance, Simulation and Design // 4-th ed., Dog Ear Publishing, LLC, 2006.

111. Gardner F. M. Charge-Pump Phase-Lock Loops // IEEE Trans. Comm. 1980. - Vol. COM-28. -№11.- PP. 1849-185 8

112. Perrott M.H. CppSim Reference Manual, 2002.

113. Дубинский A.B. Компенсация фазовой ошибки в ФАПЧ класса fractional-N // Научная сессия МИФИ-2005. Сб. научн. трудов. Т.1. М.: МИФИ, 2005. - С. 183-184.

114. Гусев В.В., Дубинский А.В., Черных A.B. Разработка тестов при проектировании радиочастотных систем ФАПЧ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. -М.гМИФИ, 2007. С. 149-152.

115. Дубинский А.В. Сравнение и выбор методов измерения джиттера // Научная сессия МИФИ-2004. Сб. научн. трудов. Т.1. М.: МИФИ, 2004. -С. 258-260.

116. Дубинский А.В. Разработка широкополосного КМОП синтезатора радиочастот на основе ФАПЧ // Вопросы радиоэлектроники, серия Электронная вычислительная техника. — 2008. — Вып.З. С. 39-48.

117. Karaca Н., Kilm? S., Yuksel Y. Modeling of voltage output chargepump phase frequency detector in tuning loops // IEEE Transactions on Circuits And Systems—II: Express Briefs. 2005 Vol. 52. - №6.

118. Liu Lian-xi et al. Design of PLL system based Verilog-AMS behavior models // IEEE IWVDVT. 2005.- PP. 67- 70.

119. SKILL Language Reference // Cadence Design Systems, Product Version 06.30, June 2004.

120. ADF4153. Datasheet / Analog Devices, N., 2008.- 24 p.

121. Kam B.R. et. Al. Circuit and method for on-chip jitter measurement // US Patent № 2008/0012549A1.

Похожие работы

Информатика, вычислительная техника и управление
05.13.00