автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.15, диссертация на тему:ИССЛЕДОВАНИЕ МЕТОДОВ ОТЛАДКИ АППАРАТУРЫ И ПРОГРАММНОГО ОБЕСПЕЧЕНИЯ НА ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ С АВТОМАТИЧЕСКИМ РАСПРЕДЕЛЕНИЕМ РЕСУРСОВ

- Зь?я>

На правах рукописи

ТОРЧИГИН СЕРГЕЙ ВЛАДИМИРОВИЧ

ИССЛЕДОВАНИЕ МЕТОДОВ ОТЛАДКИ АППАРАТУРЫ И ПРОГРАММНОГО ОБЕСПЕЧЕНИЯ НА ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ С АВТОМАТИЧЕСКИМ РАСПРЕДЕЛЕНИЕМ

РЕСУРСОВ

Специальность: 05.13.15 «Вычислительные машины и системы»

АВТОРОФЕРАТ

диссертации на соискание ученой степени кандидата технических наук

Москва - 2003

Работа выполнена в Институте проблем информатики РАН.

Научный руководитель:

Официальные Оппоненты:

доктор технических наук, профессор, академик РАН Всеволод Сергеевич Бурцев

доктор технических наук, профессор Ярослав Афанасьевич Хетагуров

Ведущая организация

кандидат технических наук Игорь Анатольевич Шипов

Институт электронных управляющих машин ОАО "ИНЭУМ"

Защита диссертации состоится 2003 года в М "часов на

заседании диссертационного Совета Д 002.073.01 при Институте проблем информатики РАН (Москва, ул. Вавилова, 44-2).

С диссертацией можно ознакомится в библиотеке Института проблем информатики РАН.

Автореферат разослан_/¿Г ля 2003 года.

Отзыв, заверенный печатью, просим отправлять в одном экземпляре по адресу: 119333, Москва ул. Вавилова, 44-2.

Ученый секретарь диссертационного совета доктор технических наук, профессор

С.Н.Гринченко

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность темы

В настоящее время в различных областях науки и техники, таких как энергетика, аэродинамика, биология, информатика, экономика и других существует большое количество сложных вычислительных задач. Эти задачи требуют огромных вычислительных мощностей и, как правило, имеют большое количество глобальных данных, что приводит к снижению реальной производительность в традиционных, находящихся в эксплуатации и производстве суперЭВМ и вычислительных комплексов. Можно назвать две основные проблемы, тормозящие рост реальной производительности вычислительных комплексов:

1. Необходимость поддержки когерентности КЭШ памяти.

2. Необходимость синхронизации вычислительных процессов по данным. Это приводит к тому что, реальная производительность универсальных суперЭВМ и многопроцессорных вычислительных комплексов составляет в среднем лишь 12-15 процентов от пиковой производительности комплексов на задачах с относительно большим количеством глобальных данных.

Для устранения этих серьезных недостатков требуется разработка совершенно новых методов организации вычислительного процесса и аппаратных средств, реализующих эти методы.

В этой связи весьма перспективным выглядит подход, в котором вычислительный процесс управляется потоками готовых к обработке данных. Этот подход в течение длительного времени привлекает к себе внимание разработчиков компьютеров многими весьма ценными для получения предельной производительности особенностями. В первую очередь, это связано с тем, что уже на стадии изложения алгоритма в максимальной степени исключается взаимосвязь операций, и провозглашается принцип «можно выполнять одновременно все операции, для которых в этот момент готовы операнды». Выполнение этого принципа обеспечивает предельную степень параллелизма, который имеется у конкретной задачи.

В настоящее время спроектирован, изготовлен, отлажен и прошел всесторонние испытания макет вычислительной системы с автоматическим распределением ресурсов (ВСАРР), который позволил исследовать, как на программном, так и на аппаратном уровнях большинство проблем, возникающих при разработке полномасштабной ВСАРР, Одной из основных таких проблем является исследование и разработка современных методов отладки аппаратуры ВСАРР и выполняемых на нем задач. Эти вопросы рассматриваются в настоящей работе.

Отличительной особенностью ВСАРР является автоматическое (без вмешательства программиста) распределение ресурсов системы и распараллеливание вычислительных процессов. Еще одной отличительной

особенностью ВСЛРР является то, что организацию параллельных вычислительных процессов выполняет ассоциативная память. Проведенные исследования на имитационной модели и макете ВСАРР на задачах с относительно большим количеством глобальных данных показали, что при увеличении числа исполнительных устройств и модулей ассоциативной памяти производительность всей системы в целом возрастает, если параллели л изм самой задачи достаточно высок. ВСАРР может эффективно работать, как в многозадачном режиме, так и в режиме управления процессами внутри большой задачи. На аппаратом уровне, без затраты времени исполнительных устройств, решена проблема синхронизации вычислительных процессов, как по данным внутри системы, так и по данным, которые приходят от внешних объектов, работающих в реальном масштабе времени.

Исполняемая на ВСАРР задача может быть представлена в виде графа вычислений, каждый узел которого имеет не более двух входов и практически неограниченное количество выходов. Так как в ВСАРР последовательность выполнения большинства операций не определена и ход их выполнения может изменяться при различных запусках олной и той же задачи, то отладка задач на ВСАРРР требует принципиально новых подходов, которые исследуются в настоящей работе. Весьма актуальными являются следующие новые вопросы, возникающие при отладке задач:

• разработка методов отладки задач на ВСЛРР;

• разработка принципов организации системного программного обеспечения для отладки задач на ВСЛРР;

• разработка методов отладки аппаратуры ВСЛРР;

• аппаратная поддержка методов отладки задач, проходящих на ВСЛРР;

• аппаратная поддержка методов отладки системного программного обеспечения, расположенного на ВСЛРР.

Наряду со средствами отладки задач необходимо разработать средства для автономной отладки следующих компонентов аппаратуры ВСЛРР.

• ассоциативной памяти;

• многопоточных исполнительных устройств;

• всей системы в целом. Цель диссертационной работы

Цель работы - исследовать новые методы отладки системного программного обеспечения и прикладных задач для новой вычислительной системы с автоматическим распределением ресурсов. Разработать принципы отладки задач для указанной архитектуры. Создать программное обеспечение для программно-аппаратной отладки прикладных задач, выполняемых на рассматриваемой архитектуре, а также для отладки аппаратуры указанной вычислительной системы. Создать аппаратную поддержку разработанных методов отладки.

Мггоды исследования

Исследования проводились с использованием теории операционных систем, теории параллельных вычислительных процессов. Программное обеспечение для программно - аппаратной отладки ВСАРР создавалось на основе современных принципов объектно-ориентированного программирования и методов информатики. Степень научной новизны

Впервые исследованы и разработаны методы, позволяющие отлаживать программное обеспечение и аппаратуру для новой вычислительной системы с автоматическим распределением ресурсов н с новыми подходами к организации процесса вычислений. Научная новизна работы состоит в следующем:

• предложены новые методы отладки системных и прикладных задач иа ВСАРР;

• предложена аппаратная поддержка для методов отладки системных и прикладных задач;

• выявлены специфические компоненты системного программного обеспечения, необходимые для отладки задач на ВСАРР;

• сформулированы принципы разработки программно-аппаратных средств для отладки аппаратуры ВСАРР;

• разработаны структура и алгоритмы функционирования сервисных программ, выполняющих следующие функции:

о получение и визуализация результатов; о сбор статистики о работе ВСАРР;

о загрузка данных и кода программ в память рассматриваемой

вычислительной системы, а также их модификации; о считывание содержимого л отческих анализаторов с устройств ВСАРР.

Практическая значимость

Практическая значимость заключается в следующем:

• разработано программное обеспечение для отладки системных и прикладных задач, запускаемых на ВСАРР;

• определены особенности аппаратной поддержки ВСАРР, необходимые для обеспечения эффективной отладки системных и прикладных задач;

• реализовано и апробировано на макете разработанное программное обеспечение для отладки аппаратуры макета ВСАРР.

Все перечисленное выше было разработано, отлажено и практически апробировано при отладке макета ВСАРР.

Полученные результаты диссертационной работы целесообразно использовать при отладке задач иа подобных архитектурах, для разработки и

отладки расположенных на ВСЛРР компонентов ОС и для разработки аппаратных средств, при помощи которых производится отладка аппаратуры ВСЛРР.

Д прпбаини пелул ьтптоп

Основные положения и результаты работы докладывались и обсуждались на научных семинарах в ИМИ РАН 2000-2002 г., на международных конференциях «Информационные технологии в наукн, образовании, телекоммуникации, бизнесе» 2001 и 2002 годах. Исследование разработанных методик и механизмов отладки производились в Институте проблем информатики РАН при отладке макета ВСЛРР. ЦуЯликаиин

Опубликовано 8 научных работ, список которых приведен в конце автореферата. Объем pnfíoTM

Диссертационная работа состоит из введения, четырех глав, заключения, списка литературы и приложения. Объем диссертации: всего 178 е., из них основного текста 156с., список литературы из 80 наименований, 55 рисунков. Краткое описание работы

Во введении обосновывается актуальность темы диссертации, определяется область исследований, формулируются цель и задачи исследования.

Пепияи плана является обзорной. В ней рассматриваются параллельные вычисления, их связь с аппаратурой, универсальные ЭВМ с множеством процессорных элементов. Подробно рассматриваются вычислительные системы, управляемые потоками данных, н организация в них вычислительного процесса (ВП). Анализируются проблемы, связанные с отладкой задач в многопроцессорных вычислительных системах (МВС). Вводятся основные понятия, такие как граф вычислений задачи, узел, токен, пара, маска, ключ, взаимодействие токенов и др.

Среди ряда известных архитектур, реализующих параллельные вычисления: конвейерных, матричных, теговых и т. п., наибольшее внимание уделено архитектуре с автоматическим распределением ресурсов, в которой вычислительный процесс представляется в виде графа вычислений.

Кроме того, анализируются известные в настоящее время методы отладки аппаратуры и задач. Показано, "по для эффективной отладки необходимо четко представлять себе особенности отлаживаемого объекта.

Но второй главе приводится анализ архитектуры ВСЛРР, разработанной в ИПИ РАН. Рассматриваются архитектурные особенности ВСЛРР. В узлах графа вычислений может находиться программа, в частном случае она может выполняться так же, как и в архитектуре фон-Неймана. Показано, что для отладки задач и на ВСЛРР необходимо разработать специальное программное обеспечение с соответствующей аппаратной поддержкой.

Результаты, полученные на моделях ВСЛРР, показали, что построенные на них вычислите,!ьные системы обладают набором новых качественных свойств и функциональных возможностей с более высокими технико-экономическими характеристиками. Это дзет основание говортъ о широких возможностях ВСАРР в плане создания универсальных и специализированных процессоров, отличающихся высокой производительностью и надежностью. ВСЛРР, состоящая из модулей ассоциативной памяти, исполнительных устройств, устройства управления ассоциативной памятью и оперативно запоминающим устройством (ОЗУ) может достигать реальной производительности более одного терафлопа операций в секунду. Структурная схема ВСЛРР показана на рис. 1.

■г.

П* ' Овч-сиз» Г

! I*? *-* ЬикГ !

I ® ХОСТ-машина " 5!

.............................Г.......................

' ЕшетЫе! ^

щ - щ

Рис.1 Структурная схема ВСЛРР. На аппаратном уровне без затраты времени процессора решена проблема синхронизации вычислительных процессов по данным. Система обладает высокой структурной надежностью, масштабируемостью к технологичностью. Еше одной интересной особенностью исследуемой архитектуры является то, что организацию параллельных вычислительных процессов выполняет ассоциативная память.

Анализируются проблемы, возникающие при отладке зааач и аппаратуры ВСАРР. Показано, что основные трудности с отладкой задач возникают из-за того, что в рассматриваемой системе временные зависимости минимизированы, а реальные вь|числительные процессы протекают во времени.

В трстьсЛ главе исследуются вопросы отладки задач, выполняемых на ВСАРР н аппаратуры ВСАРР. Формулируются принципы разработки программного обеспечения для отладки задач на ВСАРР. Показано, что часть программного обеспечения целесообразно располагать на сопряженной с ВСАРР ХОСТ - машине, работающей пол управлением стандартной операционной системой (ОС) типа (Window, Linux), Рассматриваются необходимые дополнительные аппаратные средства и вводятся специальные команды, которые позволяют облегчить процедуру отладки задач и компонентов ОС, расположенных на ВСАРР, Как выяснилось в результате анализа различных подходов к построению отладчиков, наиболее перспективным направлением является то, в котором отладчик собирает трассу задачи или ведет протокол выполнения задачи. В отладчике должна иметься возможность оперативно включать и отключать в процессе выполнения задачи сбор трассы задачи и ее протоколирование. Целесообразно также иметь возможность изменять набор протоколируемых данных. Поэтому для ВСАРР следует разработать совершенно новую схему отладчика подобного типа, которая фиксирует все приходящие данные в узел графа вычисления задачи и выходяшие из него данные. Порядок выполнения узлов графа вычислений задачи зависит только от готовности приходящих в этот узел данных, поэтому для отладки задач в отладчике и аппаратуре необходимо встроить следующие виды остановов исполнительных устройств ВСАРР: Остановы в графе вычислений задачи

1. Выдача токена из исполнительного устройства (И У). Останов ИУ осуществляется перед выдачей результата от одного узла графа вычислений задачи другому узлу. Состояние и данные токена могут маскироваться. При этом останов может осуществляться перед выдачей результата какому-то конкретному узлу или группе узлов, а также при определенном значении результата.

2. Вход в узел грзфа вычислений зааачи. Останов производится по приходу данных в каждый узел графа вычислений задачи. На состояние и данные пришедшей пары может быть наложена маска. Следовательно, должна быть возможность произвести останов ИУ ВСАРР по приходу конкретных данных, определенному узлу или группе узлов графа вычислений задачи.

3. По контексту (поле в то кем е или паре). Останов производится перед выдачей ютена m ИУ или по приему пары в ИУ по заданному контексту. Контекст токена или пары может маскироваться. При помощи этого останова, можно узнать какие данные входили в определенный узел графа вычислений задачи и какие выходили. Следовательно, зиая содержимое ассоциативной памяти, можно прогнозировать дельнейшие вычисления задачи и влиять на ход вычислений. То же может быть выполнено и для группы узлов.

Остановы внутри узла графа вычисления задачи

1, По командный. В по командном режиме, остановы производятся внутри узлов графа вычислений задачи, состоящих из последовательного набора команд. При помощи этого вида останова выявляются ошибки в программе узла. Существует возможность просмотра и изменения функциопальных регистров ИУ, памяти команд и констант. Останов может происходить и по определенному значению регистров общего назначения (РОНа) или РОНов, что бывает полезно в больших программах узла.

2. Останов по номеру команды в программе узла. Этот вид останова полезен при отладке программы внутри узла, в котором были исключительные ситуации или переходы. Останов производится перед началом выполнения команды, на которую был установлен останов. Как правило, этот режим останова применяется в паре с имеющим маску поуэловым остановом или с остановом по состоянию с маской.

Если отладка задачи производилась на ВСАРР, то после останова пользователь может произвести сброс интересующей информации о задаче на ХОСТ — машину.

Отладочные аппаратные средства были встроены также и в ассоциативную память. К ним относятся логический анализатор и специальный просмотровый режим, в котором, накладывая маску на ключ токена, можно выводить любую интересующую информацию о задаче. Рассмотренные программно -аппаратные отладочные средства превосходят по функциональности и удобству средства, имеющиеся в стандартных архитектурах. При помощи предложенных остановов можно выполнять следующие действия:

• Отлаживать граф вычислений задачи, останавливаясь только на интересующих узлах.

• Устанавливать точки останова на обращение к ассоциативной памяти, как по чтению, так и по записи (в исследуемой архитектуре можно останавливаться при обращении к целому вектору или группе данных, в отличие от стандартных архитектур, в которых можно останавливаться только по конкретному адресу в памяти или адресу и данному).

• Просматривать ассоциативную память специальными средствами и выбирать только необходимую информацию, задавая маску на просмотр.

• Устанавливать точки останова на сообщениях от ОС (все обработчики прерываний ОС представлены в виде узлов, поэтому очень легко организовать этот вид останова) для ВСАРР;

• Обрабатывать исключительные апуации в исполнительных устройствах ВСАРР.

Для отладки аппаратуры ВСАРР была предложена следующая методика состоящая нз следующих пяти этапов (рис, 2):

1. Автономная отладка математической модели каждого блока устройства ВСАРР.

2. Автономная отладка блоков устройств ВСАРР на отладочном стенде.

3. Автономная отладка взаимосвязанных блоков и устройств ВСАРР.

4. Комплексная отладка нар устройств ИУ, и АГ!,.

5. Комплексная отладка аппаратуры ВСАРР.

1)

Автономная отладка каждой медали блока устройств ВСАРР

2) Авто н о м н а я от ла дка каждого блока устройств ВСАРР на отладочном стенде

Проверка на модели блока, ситуации вызвавшую Ошибку в блоке Рри отладке его на отладочной стенде

Автономная

отладка выявленного неисправного блока устройства

3) Автономная отладка каждого устройства ВСАРР

Автономная отладка выявленного неисправного устройства

5) Комплексная отладка всей ВСАРР

4) Комплексная отладка каждой лары устройств И У иАП

Отладка выявленной неисправной пары ИУ и АП

Рис, 2 Методика отладки аппаратуры макета ВСАРР

На первом этапе производится автономная отладка математических моделей всех блоков устройств ВСАРР в системе автоматического проектирования (САПР), например, Риапиз II. Верификация модели выполняется с помошью встроенного в САПР симулятора, результаты работы которого можно проанализировать в встроенным в САПР сигнальном редакторе, в нем же задаются и тестовые воздействия на модель.

На втором этапе производится автономная отладка блоков устройств ВСАРР на отладочном стенде. Отладочный стенд сопряжен с ХОСТ - машиной при помощи специально разработанного интерфейса. На ХОСТ — машине располагается специальное ПО для проведение отладки любых блоков устройств ВСАРР, самих устройств и комплексной отладки всей ВСАРР. С помошью этого ПО можно задавать на входы отлаживаемого блока любые входные воздействия, просматривать внутренние регистры блока, намять встроенного в блок логического анализатора и выходные данные.

На третьем этапе отлаживается все устройство целиком. Интерфейсы между блоками и т.д.

Четвертый этап включает в себя комплексную отладку пар устройств ИУ, и АП(. Отлаживаются интерфейсы между устройствами.

На заключительном этапе производится комплексная отладка всей ВСАРР. Проверяется правильность функционирования коммутаторов токенов и пар.

Если при комплексной отладке ВСАРР оказывается, что она работает неправильно, то выявляется в какой паре устройств ИУ„ АГ1, происходит ошибка, затем в каком именно устройстве АП или ИУ есть ошибка, далее анализируется отдельно это устройство. Выявляется блок в устройстве совершающий ошибку, и производится его автономная отладка.

После того, как будет отлажена вся аппаратура ВСАРР, можно перехолить к отладке задач на ВСАРР. Для этого нужно разработать специальное ПО с аппаратной поддержкой, способное останавливать выполнение задачи в узлах графа вычислений, собирать трассу и вести протокол выполнения задачи. На рисунке 3 приведена методика отладки прикладных задач, она также состоит из двух этапов. На первом этапе производится отладка задачи на одном ИУ и одном модуле ассоциативной памяти (МАП). Это делается, для того чтобы, обнаружить все ошибки, возникающие при работе прикладной программы внутри узла. Когда получен желаемый результат и все ошибки в программе исправлены, то необходимо перейти ко второму этапу отладки. Второй этап отладки осушествляе-гся на всех ИУ и МАП. Именно на этом этапе и производится отладка графа вычислений задачи. Как известно, после комплексной отладки аппаратуры любой вычислительной системы нет полкой уверенности в правильности ее работы при любых входных данных. Поэтому разработана приведенная ниже (на рисунке 3) методика комплексной отладки программ и аппаратуры ВСАРР.

i

(Этап 2)

Рис.3 Методика комплексной отладки прикладных задач и аппаратуры ВСЛРР (Этап 2)

В четвертой главе содержится описание используемых для отладки задач и аппаратуры программно — аппаратных средств, разработанных с учетом представленных в главе 3 методов. При этом аппаратные средства встроены в ВСЛРР, а программные средства находятся на сопряженной с ВСАРР ХОСТ - машине. При помоши этих средств можно отлаживать следующие блоки ВСАРР;

• исполнительные устройства (включая функциональные блоки);

• модули ассоциативной памяти;

• коммутаторы паритокенов.

Для отладки этих модулей были разработаны следующие специальные сервисные программы:

• отладчик устройств и функциональных блоков ВСАРР;

• логический анализатор для всех функциональных блоков ВСАРР;

• обработчик прерываний и исключительных ситуаций от ВСАРР;

• анализатор получаемой от ВСАРР статистики; и ряд других вспомогательных программ.

Приводятся сведения о разработанных аппаратных средствах, которые позволяют следить за состояниями исполнительных устройств, о программно — аппаратных средствах для просмотра ассоциативной памяти ВСАРР и поиска в ней необходимой информации.

Приводятся функциональные возможности специального отладчика, который позволяет интерактивно отлаживать задачу непосредственно на ВСАРР. Отладчик имеет следующие возможности:

1. Останавливать выполнение задачи на начале обработки каждого узла, узла или узлов, выбранных программистом в графе вычислений задачи.

2. Останавливать выполнение задачи по приходу в узел любых данных или только определенных. Таким образом, программист может останавливать выполнение задачи по приходу на определенный узел определенных данных, в частном случае, по приходу вектора.

3. Останавливать выполнение задачи при выдаче любых данных или определенных данных в МАП. Таким образом, можно контролировать данные, записываемые в МАП, и данные, которые будут взаимодействовать с посылаемым данным в МАПе.

Отладчик имеет возможность контролировать входные и выходные данные, а также контролировать содержимое ассоциативной памяти. При отладке программ можно задавать сразу несколько остановов одного вида и различные комбинации остановов. Однако это возможно только при работе с трассой отлаживаемой задачи.

Еше одной возможностью отладчика является отладка программы узла графа вычислений отлаживаемой задачи. Отладчик имеет стандартные средства отладки, подобные имеющимся в архитектуре фон-Неймана.

Выявлены лва вида ошибок, возникающих в программах узла. К первому относятся аварийные ситуации, возникающие во время выполнения программы, например, попытка деления на коль и т.п. Такие ошибки приводят к аварийному завершению задачи. С помощью встроенного отладчика можно обнаружить их источник. Ко второму виду ошибок относятся ошибки в логике программы узла. Найти их намного сложнее. Однако встроенный отладчик имеет необходимые средства слежения за содержимым регистров обшсго назначения, что значительно облегчает поиск таких ошибок. На основе опыта отладки макета ВСАРР можно сделать вывод, что использование такого мощного инструмента и предложенной выше методики позволяет производить отладку задач весьма эффективно.

Для отладки аппаратных средств в каждый функциональный блок ВСАРР (ассоциативная память, коммутаторы, блок целочисленных операций, блок вещественных операций, память команд, устройство управления и др.) были встроены логические анализаторы, содержимое которых перелается на ХОСТ — машину. С помошью этих логических анализаторов выполняется динамическая отладка всей аппаратуры ВСАРР. Был разработан специальный набор отладочных программ, который помогает определить неработающий или сбойный блок ВСАРР.

Заключение Опыт отладки макета ВСАРР подтвердил правильность методов и подходов, разработанных в холе диссертационной работы, и помог сформировать направления дальнейшего развития программно- аппаратных средств для ВСАРР.

На практике получены следующие результаты:

• определены архитектурные особенности аппаратной поддержки ВСАРР, необходимые для обеспечения эффективной отладки задач;

• разработано программное обеспечение для отладки системных и прикладных задач;

• разработано программное обеспечение для отладки аппаратуры ВСАРР. Все перечисленные программно-аппаратные средства были разработаны, отлажены и апробированы при отладке макета ВСАРР. В рамках диссертационной работы, на основе опыта разработки и отладки макета, выявлены и проанализированы возникающие при отладке проблемы и намечены пути их решения. Созданы необходимые аппаратные средства поддержки методов отладки. Для полномасштабной ВСАРР необходимо лишь развитие предлагаемых средств.

Практическая реализация комплекса программного обеспечения и средств аппаратной поддержки для отладки системных и прикладных программ, а также для отладки аппаратуры макета ВСАРР, подтвердила работоспособность и эффективность разработанных средств.

Положения, выносимые на защиту;

1. Результаты анализа архитектурных особенностей аппаратной поддержки ВСАРР и прохождения задач в этой системе с целью определения необходимой аппаратной поддержки, требуемой для отладки аппаратуры и прикладных задач.

2. Методика отладки аппаратуры, системного программного обеспечения и прикладных задач.

3. Набор специализированных программ для отладки аппаратуры, системного программного обеспечения и прикладных задач.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

1. Разработана методика отладки аппаратуры ВСАРР.

2. Предложена аппаратная и программная поддержка автономной отладки устройств ВСАРР.

3. Предложена аппаратная поддержка для отладки аппаратуры, системного программного обеспечения и прикладных задач.

4. Разработано и создано программное обеспечение для отладки аппаратуры ВСАРР.

5. Разработана методика отладки системных и прикладных задач на ВСАРР.

6. Разработано и создано программное обеспечение для отладки системных и прикладных задач на ВСАРР.

7. Намечены пути дальнейшего развития разработанных средств для использования их в пол но мае штабной ВСАРР.

Оснпвные публикации по теме диссертации

Общий список печатных трудов автора по теме диссертации включает 8 наименований:

1. Торчигин C.B. Особенности отладки прикладных программ на вычислительной системе потока данных. // С.Л. Лебедев и развитие отечественной вычислительной техники М.2002 г., с. 188-190

2. Торчигин C.B. Опьгг использования стандарта JTAG при отладке высокопроизводительной вычислительной системы, управляемой потоком данных. // Материалы международной конференции «Информационные технологии в науке, образовании и бизнесе 1T+SE*2001.» Гурзуф, 2001., с. 57-59

3. Торчигин C.B. Опыт разработки и применения программных средств, использующих возможности механизма граничного сканирования (стандарта JTAG) для тестирования устройств на основе ПЛИС фирмы ALTERA, // Материалы международной конференции «Информационные технологии в науке, образовании и бизнесе ÎT+SE^OOÎ.» Гурзуф, 2002., с. 81-83

4. Торчигин C.B. Принципы использования механизма граничного сканирования (стандарт JTAG) в неоднородных микропроцессорных системах.//УДК 681.31 Деп. В ВИНИТИ 10.10.2002, Jft 1707-В2002

5. Торчигин C.B. Разработка программных средств, использукшшх возможности механизма граничного сканирования для тестирования неоднородных микропроцессорных систем. // УДК 681.31 Деп. В ВИНИТИ 10.10.2002,№ 170S-B2002

6. Я и кс вич Е.Л., Градов Е.С., Торчигин C.B. Макетирование исполнительного устройства процессора гибридной архитектуры. // С.А. Лебедев и развитие отечественной вычислительной техники, М.2002 г.,с. 176-180. (личный вклад C.B. Торчигина— раздел, относящийся к отладке макета исполнительного устройства вычислительной системы с автоматическим распределением ресурсов)

7. Торчигин C.B. Программные средства, использующие возможности механизма граничного сканирования стандарта JTAG для тестирования устройств на основе ПЛИС фирмы ALTERA, ft Электронный журнал «Исследовано в России», 2002, с. 1702-1711. http://zhuma1.ape.relaffl.nl/articIes/2002/t5tKpdf

S. Торчигин C.B. Принципы использования стандарта JTAG при отладке вычислительных систем, основанных на программируемых логических интегральных схемах. // Электронный журнал «Исследовано в России», 2002, с. 1686-1701. h KP://zh u mal .ape.relarn.гц/art ici es/2002/149. pdf

Приложение 1. Расшифровка аббревиатур

АП — Ассоциативная память БГП - буфер готовых пар ВП — вычислительный процесс

ВСАРР — вычислительная система с автомагическим распределением ресурсов И У - исполнительное устройство КМ - коммутатор

МАП - модуль ассоциативной памяти

МВС - многопроцессорные вычислительные системы

ОС — операционная система

ОЗУ — оперативно запоминающее устройство

ПО - программное обеспечение

РОН - регистр общего назначения

Подписано к печати 18.04.2003. Формат 60x84 1/16. Бумага офсетная. Печать офсетная. Тираж 100 экз. Заказ № 1.18.04.2003 Отпечатано в «МАТИ»-РГТУ им. К.Э.Циолковского 109240 Москва, Берниковская наб.,] 4