автореферат диссертации по информатике, вычислительной технике и управлению, 05.13.05, диссертация на тему:Исследование и разработка усилителей считывания с повышенной устойчивостью к технологическому разбросу параметров транзисторов

0646 5679 УДК 004.332.34

На правах рукописи

Дунаева Мария Андреевна

ИССЛЕДОВАНИЕ И РАЗРАБОТКА УСИЛИТЕЛЕЙ СЧИТЫВАНИЯ С ПОВЫШЕННОЙ УСТОЙЧИВОСТЬЮ К ТЕХНОЛОГИЧЕСКОМУ РАЗБРОСУ ПАРАМЕТРОВ ТРАНЗИСТОРОВ

05.13.05 - «Элементы и устройства вычислительной техники и систем управления»

АВТОРЕФЕРАТ диссертации на соискание ученой степени кандидата технических наук

- 2 ЛЕН 2910

Москва - 2010

004615679

Работа выполнена в филиале фирмы «Самсунг Электронике Ко.Лтд.», г. Москва

Научный руководитель:

Официальные оппоненты:

Ведущая организация:

кандидат технических наук, старший научный сотрудник Кристовский Гунтис Викторович

доктор физико-математических наук, профессор Захаров Сергей Михайлович кандидат технических наук Бутузов Александр Валерьевич.

ФГУП «Институт точной механики и вычислительной техники им С.А. Лебедева», г. Москва

Защита состоится «ЛЯ » фВ'/С&е^-* 20ЛЯг. в Со мин. на

заседании диссертационного совета Д 409.009.01 при ОАО «Институт электронных управляющих машин им. И. С. Брука» по адресу: 119334, г. Москва, ул. Вавилова, 24.

V - /' Г

С диссертацией можно ознакомиться в библиотеке ОАО «Институт электронных управляющих машин имени И. С. Брука».

Автореферат разослан » ¿¿¿г^у^У

Ученый секретарь диссертационного совета кандидат технических наук, профессор

Красовский В.Е.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ Актуальность темы диссертации.

Переход к субмикронным размерам транзисторов и возрастающая частота работы процессоров предъявляют жесткие требования к устройствам памяти больших интегральных схем (БИС). Наряду с запоминающими ячейками наиболее критическими элементами являются усилители считывания. Усилители считывания служат для усиления малой разности напряжений битовых линий до напряжения полного логического перепада. Задача усложняется тем обстоятельством, что, по мере уменьшения технологических норм, увеличивается относительный разброс параметров транзисторов и линий связи. Поэтому обеспечение бессбойной работы усилителей в сочетании с высоким быстродействием и малой потребляемой мощностью представляет собой весьма актуальную задачу. Цель и задачи работы

Целью работы является исследование влияния разброса параметров транзисторов, возникшего во время изготовления БИС, на функционирование цепей считывания устройств памяти, использующих различные схемы усилителей считывания, поиск методов компенсации разброса параметров и разработка стабильного усилителя считывания с учетом требований низкого энергопотребления, высокого быстродействия и малой площади.

Для достижения поставленной цели диссертации решены следующие задачи:

• теоретически исследована зависимость разброса параметров парных транзисторов от их геометрических размеров.

• проведено теоретическое исследование и сравнение результатов моделирования известных усилителей считывания по проценту безошибочных срабатываний, быстродействию, потреблению мощности, занимаемой площади.

• теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений, проведено моделирование схемы, работающей по данному методу.

• разработан новый усилитель считывания, отвечающий требованиям высокой вероятности бессбойной работы, высокого быстродействия, малого потребления мощности и малой площади. Проведено его теоретическое исследование. Результаты теоретических исследований подтверждены моделированием с использованием программы Spectre фирмы Cadence.

Научная новизна

В диссертации получены следующие новые научные и практические результаты:

• исследована схемотехническая реализация компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений.

• теоретически обоснована стабильность зарядовых усилителей по отношению к разбросу параметров парных транзисторов

• разработан зарядовый усилитель считывания, стабильность работы которого была увеличена за счет использования проходных МОП транзисторов с разным пороговым напряжением в параллельном включении.

Достоверность

Достоверность научных положений, выводов и практических рекомендаций, полученных в диссертационной работе, подтверждена теоретическим обоснованием разработанных методов и моделированием реализованных схем на основе технология TSMC 65пш и IBM 65nm с помощью программы Spectre.

Практическая ценность и реализация результатов

Определяется возможностью практического применения разработанного

усилителя считывания в системах памяти, и в качестве компаратора в АЦП.

Разработанный зарядовый усилитель считывания используется в системе восстановления тактовой частоты и данных в проекте фирмы Samsung Electronics.

Апробация работы

Основные положения диссертационной работы докладывались и представлялись на следующих международных конференциях: 48 научной конференции МФТИ (2005 г.),49 научной конференции МФТИ (2006 г.),50 научной конференции МФТИ (2007 г.) и 52 научной конференции МФТИ (2009 г.), а также на конференции «XXXIII Гагаринские чтения» 2007 года, МАТИ.

Публикации

Основные результаты научных исследований по теме диссертации содержатся в 10 публикациях, в их числе 3 публикации в ведущих научных журналах перечня ВАК.

Структура и объем диссертационной работы

Работа состоит из введения, пяти глав, заключения, содержит 100 страниц текста, 52 рисунка, 2 таблицы, три приложения на 15 страницах и список литературы из 48 названий.

СОДЕРЖАНИЕ РАБОТЫ

Во введении содержится цель, актуальность и краткое содержание диссертационной работы.

В первой главе описываются основные элементы статической памяти.

Важнейшие элементы устройств памяти (массив это memory array) показаны на рисунке рис.1.

BL Préchargé X Z3 s Read Ckts Write Ckts

iw я у All cly

Word Line Decoders Read/Write control, Local timing ckts

Рис.1

На рисунке рис.2 продемонстрирована основная структура одной колонки (пары битовых линий).

Line Line Charge# Decode Enable Enable

Рис. 2

Схема выборки колонки (Mux) используется в случае, если одна

считывающая цепь (усилитель считывания) и одна пишущая цепь соединены с

несколькими колонками. Обычно количество колонок, соединенных с одним

усилителем считывания, изменяется от двух до восьми. Но существуют

решения, в которых столбцов более 16. Коэффициент мультиплексирования

определяет геометрические размеры устройства памяти (соотношение его

высоты и ширины), его выбор зависит от размера массива памяти.

Соотношение высоты и ширины устройства существенно влияет на базовое

6

топологическое планирование схемы использующей устройство памяти и определяет размер всей схемы и как следствие сказывается на производительности и на потребляемой мощности.

Важнейшим критерием при выборе коэффициента мультиплексирования является высота колонки битовой линии и длина словарной шины. Оба эти критерия являются компромиссными и сказываются на всех важнейших параметрах: быстродействие, мощность, устойчивость работы. Использование минимального коэффициента мультиплексирования ограничивается топологической реализацией и определяется шириной ячейки памяти. Максимальный коэффициент мультиплексирования ограничивается высокой нагрузкой на вход усилителя считывания. В связи с этим для очень больших массивов памяти используется дополнительное мультиплексирование нескольких усилителей считывания или более сложные решения - разбиение устройства памяти на внутренние банки памяти с использованием объединяющей шины глобальной битовой линии. Разбиение массива памяти на отдельные банки позволяет снизить длинные критические цепи битовых линий и как следствие повысить быстродействие всего массива в целом. Дополнительные глобальные линии в этом случае приводят к некоторому увеличению потребления динамической мощности, которое можно снизить за счет селективного предзаряда локальных битовых линий. Кроме того, разбиение на банки позволяет получить более приемлемое соотношение ширина - высота для улучшения топологического планирования.

В современных устройствах кэш памяти используются 6-транзисторные ячейки памяти, которые объединяются через битовые линии (Bit Line и Bit Line#). Обычно в L2 и L3 кэш в одном столбце от 128 до 1024 ячеек памяти. В L1 кэш в одном столбце - от 32 до 64 ячеек памяти.

Схема предзаряда (BL Préchargé) используется для зарядки обеих битовых линий высоким уровнем перед чтением. Во время чтения напряжение на одной из битовых линий (определяется информацией, записанной в выбранной ячейке памяти) уменьшается. Предзаряд отключается как при

7

чтении, так и при записи.

Схема записи (Write Circuit) служит для переключения во время записи одной битовой линии в ноль. Значение записывается в ячейку, выделенную сигналом Word Line. После записи битовые линии вновь подзаряжаются до высокого уровня.

Во время чтения посредством мультиплексирования выбирается пара битовых линий. Задача усилителя считывания (Sense Amplifier) - усилить разность напряжений на битовых линиях, достигнутой к моменту подачи на усилитель стробирующего сигнала, до полного логического перепада.

Во второй главе приводится обзорное описание основных типов усилителей считывания по физическому принципу работы.

Усилители считывания подразделяются на три основных типа: усилитель напряжений, токовый усилитель и зарядовый усилитель. Ниже приведены примеры схем усилителей всех трех типов, в которых в качестве переключательного элемента использована RS защелка. Для того, чтобы не усложнять рисунки, схемы мультиплексоров опущены.

Усилитель напряжений (рис.3) основан на сравнении напряжений поступающих на его входы.

ы

ы#

Préchargé

Pch

Рис.3 8

Рис.4

Токовый усилитель считывания (рис.4) сравнивает токи, поступающие на входы усилителя. Пять транзисторов (Р, PI, Р2, РЗ, Р4) составляют преобразователь тока (Current conveyor), в задачу которого входит усиление разности токов на входах усилителя считывания. Защелка (транзисторы Р5, Р6, N1, N2, N3, N4) запоминает результат сравнения токов.

Зарядовый усилитель считывания, принципиальная схема которого показана на рисунке рис.5, перераспределяет заряд с высокоемкостных битовых линий на низкоемкостные узлы sa и sa#.

Рис.5

Транзисторы с опорным напряжением \Ъ, играют роль переменных

сопротивлений, которые регулируется напряжениями Ы и Ь1#.

В диссертации выполнен детальный анализ усилителя напряжений и токового усилителя на примере конкретных реализаций.

Третья глава посвящена методам увеличения вероятности бессбойной работы усилителей.

Динамический усилитель считывания улавливает малую разность напряжений на битовой линии во время считывания и дотягивает сигнал до О или 1. В идеальном случае, когда транзисторы в усилителе считывания точно совпадают, он может усилить сколь угодно малые разности напряжений. К сожалению, в реальном усилителе считывания существует разброс параметров транзисторов. Важнейший вклад в работоспособность усилителя считывания вносят разброс длин каналов транзисторов и пороговых напряжений.

Первый раздел главы посвящен исследованию влияния соотношения ширины и длина канала на разброс таких параметров транзистора как пороговое напряжение и коэффициент усиления транзистора/?. Показано, что основное влияние на эти параметры оказывают отклонение длины канала Ь и ширины канала XV от их номинальных значений (йЬ и Возможность

улучшить соотношение между длиной и шириной затвора и одновременно уменьшить площадь транзистора имеет многочисленные приложения в различных устройствах электронной техники, таких как цифро-аналоговые преобразователи, усилители считывания, и другие.

Проанализируем приборы равной площади с различными пропорциями.

IV - йЧ' (3 ])

= £ - ОЬ (3.2)

Эффективные размеры определяются выражениями: (3.1) и (3.2), где и й\У - поправки, уменьшающие длину и ширину канала. ОЛ обусловлена паразитной диффузией истока и стока, а возникает от посягательств области оксида на канал. Ниже, на рисунке показаны эффективная и нарисованная ширина и длина канала для двух устройств с одинаковой

нарисованной площадью. Рисунок показывает, что у устройства с большим отношением И' / Ь (рис.б(а)), резко снижается эффективная площадь затвора, в то время как у устройства с меньшим отношением IV / Ь (рис.6 (б)) эффективная площадь снижается гораздо меньше. Эффективная площадь затвора сильно влияет на разброс порогового напряжения посредством заряда зоны обеднения подложки и постоянного заряда <2, изолятора:

ут = <рш + г\фв\ + а /с, -е, /с„ (з. з;

где С, = Сох ■ Ь-IV - емкость затвора.

1_е№

з=Е

W

(а)

Weff

ш

\ЛЛ

(б)

Рис.6

Разброс порогового напряжения может быть выражен следующим способом:

<т(Д Ут)

(3.4)

В соответствии с (3.4), транзисторы с большей эффективной площадью будут иметь меньший разброс порогового напряжения, т. е. меньшее расчетное значение ст(ДУт). Это подтверждается измерениями.

uC W

Другим важнейшим параметров является коэффициент р = —"х ,

L'j¡

где ¡i - подвижность и Сох - удельная емкость затвора.

Удельная емкость затвора будет практически постоянна для близко расположенных транзисторов. Таким образом, наряду с разбросом геометрических размеров затвора источником разброса параметра р является подвижность. При рассмотрении р в качестве функции трех случайных величин получается следующее выражение:

<г2 (/?)_. Aw ^ Л , Ае р2 W2L ÚW W-L'

где Ас, А и Af являются константами. Для короткоканального транзистора компонент AL!(Ú-W) становится значительным и приводит к повышению разброса р. Слагаемое Awl(w2-L) не увеличивается в той же мере. Как и в случае с разбросом порогового напряжения, транзисторы с широким и коротким каналом подвержены большему несоответствию р, чем транзисторы с узким и длинным каналом той же площади.

Зависимость между разбросом тока через транзистор от разброса порогового напряжения и коэффициента р представлена формулой:

а\Ы) _ а\АР) t а\АУт) 12 Р2 (fes-К)2 '

где а(лр) и cr(AVT) - разброс параметров р и VT.

Из всего выше сказанного можно сделать вывод, что для уменьшения разброса параметров транзистора и, как следствие, уменьшения разброса значений протекающих через соответствующие устройства токов следует стремиться к увеличению длины канала и уменьшению его ширины. С другой стороны, увеличение длины канала, отрицательно сказывается на быстродействии транзистора. Следовательно, при разработке усилителей и других аналоговых схем необходимо находить компромисс между стабильностью параметров транзисторов и требуемым быстродействием.

Второй раздел третьей главы посвящен теоретическому поиску методов компенсации разброса порогового напряжения.

Схема усилителя с компенсацией разброса порогового напряжения и временная диаграмма приведены на рис.7 и рис.8.

Принцип работы схем компенсирующих разброс порогового напряжения состоит в том, что во время дополнительных фаз работы (фазы Ы и Ь2) усилителя на истоках ("УЭ1 и УБ2) транзисторов защелки создается напряжение, зависящее от их пороговых напряжений. Это напряжение компенсирует разницу пороговых напряжений во время фазы усиления.

В усилителе, схема которого изображена на рис.7, при подаче строба Ь2 (рис.8), транзисторы 110 и 112 оказываются в диодном включении. В узлах и УБ2 устанавливается напряжение Усс-УИ и Усс-У12 соответственно, где УН и К/2 пороговые напряжения транзисторов 110 и 112. В следующей фазе работы (Ы=0, ¿2=1, БТЯОВЕ^О) транзисторы 110 и 112 включены виде защёлки. Разница пороговых напряжений компенсирована, а значит, на время переключения транзисторов 110 и 112 влияет только разница напряжений битовых линий.

Рис.7

200

202

т

L1

204

U

210

/

STROBE

DL

¿2*1

г\2->

BIB

Рис.8

Усилитель считывания со схемой компенсации разброса пороговых напряжений отличает наличие дополнительных управляющих сигналов, что усложняет обвязку схемы, увеличивает потребление мощности. То есть данный усилитель достаточно медленный, * неэкономичный с точки зрения потребляемой мощности. Тем не менее, с помощью данной схемы удалось достигнуть безошибочной работы схемы при варьировании параметров транзисторов.

Третья часть главы посвящена теоретическому обоснованию стабильности зарядовых усилителей считывания

Рассмотрим принцип работы зарядового усилителя считывания Михаэля Антония Анга (Michael Anthony Ang) 1996 года (рис.9).

Принцип его работы основан на передаче заряда с битовых линий 1 и 2 на узлы 38 и 40. Заряд, который изначально находится на битовой линии 2, перераспределяется между битовой линией 2, с одной стороны, и емкостями усилителя считывания, например, емкостью выходного узла 38, с другой стороны. МОП 32 отключен в начале процесса, с тем, чтобы значительно уменьшить потери заряда на битовой линии 1, в результате чего напряжение входного узла 22 по существу тоже, что было раньше. При необходимости выходные узлы 38 и 40 подключают к соответствующим буферам (не показаны на рисунке).

Рис.9

Работа данного усилителя считывания мало зависит от разброса параметров цепи считывания, к его недостаткам можно отнести низкое быстродействие.

Четвертая глава посвящена детальному описанию разработанного зарядового усилителя считывания, в котором для повышения стабильности работы использованы как транзисторы с номинальным значением порогового напряжения (ЯVI), так и транзисторы с высоким (НУТ) и низким пороговым напряжением (1ЛТ). В главе приводится теоретическое обоснование использования параллельного включения проходных транзисторов с разным пороговым напряжением.

Разработанный зарядовый усилитель считывания (рис.10), состоит из защелки, состоящей из пары транзисторов п-типа МЫ 14 и МЫ 15. Первый и

второй транзисторы перекрещены друг с другом. Пара транзисторов р-типа МР25 и МР26 с высоким пороговым напряжением и два транзистора р-типа МР23 и МР24 с низким пороговым напряжением служат для передачи заряда между узлами dl и dlb и защелкой. Пара транзисторов n-типа MN27 и MN28, обеспечивают соединение узлов vbl и vb2 с низким уровнем напряжения. Схема предзаряда состоит из транзисторов р-типа МР6, МР7 и МР8. Транзисторы р-типа МР4 и МР5, обеспечивают соединение битовых линий с узлами dl и dlb.

Описанный выше усилитель работает в два этапа. На исходном состоянии на линии read высокий уровень напряжения, на линии pch низкий уровень напряжения, и на линии saen - высокий уровень напряжения. Проходные транзисторы МР5 и МР4 закрыты. МР6, МР7 и МР8 открыты. MN28 и MN27 открыты. МР23, МР24, МР25 и МР26 закрыты. Линии Ы, ЫЬ, и узлы dl, dlb предзаряжены высоким уровнем напряжения, узлы vbl, vb2 предзаряжены низким уровнем напряжения.

На первом этапе линия read перезаряжается низким уровнем, линия pch высоким, линия saen высоким уровнем. МР6, МР7 и МР8 закрыты. Проходные рМОП МР5 и МР4 открыты. Начинают процесс чтения, при этом напряжение на битовой линии начинает падать. Предположим, что считывают 1 (высокий уровень), ток на dl - <л, ток на dlb - >ль, где |'л|<|г'ль|. Устройства МР25 и МР26 работают как емкости, и они разряжаются токами ld, и 'ль. 'л - появляется вследствие влияния взаимных емкостей битовых линий.

ы ыь

Рис.10

На втором этапе на линии read оставляют низкий уровень напряжения, линия pch находится на высоком уровне, на линию saen подают низкий уровень напряжения. Устройства МР23 и МР24 открыты. Устройства MN27 и MN28 закрыты. Токи на линии dl и dlb меняют направление и значения Ы >Ы- Эта разница токов формирует заряд в узлах vbl и vb2. Также она помогает «защелкнуть» верный результат благодаря разнице токов через устройства МР23 и МР24. Результат записывают с помощью транзисторов MN15 и MN14. Принимая во внимание, что при использовании устройств с коротким

каналом подвижность носителей зависит от поля // =-—-, для токов

1 + x(yt,-y,)

через транзисторы МР25 и МР26 можно записать следующие соотношения:

где К«- напряжение в узле с!1, напряжение в узле с11Ь, К/2! и

^соответственно пороговые напряжения транзисторов МР25 и МР26, К р1Ьи - коэффициенты, зависящие от размеров канала и подвижности носителей

А,-

1.4 v /Рс>,: <гоп (т) 650т■

-100т

£

1.4

^ 650т "" -100т

1.4

> 650т """ —100т

в: V /г«о(1; Ь-оп

V)

«: у /вовп; 1гоп

• : V /12/41; 1гоп < 1 4 V /12/аЬ; 1гап

650т -100т

У)

[X

1.4

^ 650т """ -100т

■«: V /оий>; Ь-оп >■: у /оиУ, 1гоп

400р

500р

£

' /

. /

Ь'тв ( 9 )

Рис.11

700р

Сделаем ряд предположений: во-первых, поскольку сразу после подачи строба saen транзисторы МР5, МР25 и МР23 представляют собой резисторный делитель, напряжение в узле dl устанавливается примерно посередине между потенциалом узла о и битовой линией Ы обозначим его как V, то есть напряжение в узле dl равно Vdl = У. В узле dlb напряжение

равной aV-У—'з—, где R2 и С2- сопротивление и емкость битовой линии dlb, Rici

ta- время подачи строба saen (рис.11, рис.12). Через промежуток времени тосле момента t0, напряжение в узле dl напряжение равно

VdlaV + y—— ,Д,и С, - RC параметры узла dl. в узле dlb остается равным R\c\

VJlb хУ-У—. Так же учтем, что напряжение Vdl и напряжение Vdlb мало К2Сг

отличаются от V.

Разность токов /Л25 и /Ам заряжают емкость транзисторов МЫ 15 и МИ 14, составляющих защелку. То есть:

Л Х2х Л,с, 11 2х Я2Сг 1,261

7-Х

2г„ К

О >26

Я2С2 Кр25

, где

р = (\ ^о

К.

Сделав замену:

получим:

/) =

Кр26 = Кр + АКр

ку

или X» =—^--+—

К/ V

Заметим, что чем больше пороговое напряжение, тем меньше вклад АКрв выражении для О. Следовательно, увеличив пороговые напряжения транзисторов МР25 и МР26, можно уменьшить вероятность ошибки при считывании.

Выясним влияние на работу данного зарядового усилителя считывания ширины затвора НУТ транзисторов МР25 и МР26. Сразу после переключения разрешающего входа в 0, плечо усилителя считывания может быть

представлено в виде схемы, представленной на рис.13, где г - эквивалентное

20

сопротивление транзисторов МР25 и МР23, С) - их эквивалентная емкость. Я -эквивалентное сопротивление битовой линии, С - эквивалентная емкость битовой линии. С2 - эквивалентная емкость защелки.

X

I

1-

\7

-С2 I-

Г

Рис. 13

Для токов I, , /2, (3, /4 и зарядов , можно записать следующую систему уравнений:

С, С2 С,

1, + |2+'з=<> (4-1)

'.+'2 ='4.

С, с2 с'

После преобразования Лапласа и подстановки начальных значений заряда получаем:

/,+/,=л,

с, с, с'

где обозначенные заглавными буквами величины являются образами соответствующих величин в (4.1).

Учитывая, что емкость битовой линии много больше эквивалентных емкостей транзисторов, решение может быть представлено в виде:

I я + - 1

К-С,С2

Л =

4 СЯ-(С, + Сг)ф+_

г с, 1

г(С1+С2)

Применив следствие теоремы о вычетах имеем:

V-C,

CR(C,+C2)

с,+с,

1

Кс,+с2),

И после обратного преобразования Лапласа для заряда /4 получаем значение:

г)

CR ^ " С,+С2 г(С, + С2) J где //(0 - функция Функция Хевисайда.

Значение тока в парной битовой линии может быть выражена аналогичным способом, следовательно, разность токов равна:

м( =£^а.[ я(0—ехр(----) I.

4 CR ^ С,+С2 r(C,+C2) J

Наиболее выраженный скачек разности токов ди будет при С, » Сг при

фиксированной емкости С2, т.е. в случае использования мощных транзисторов

МР25 и МР26, при этом максимальная величина тока будет определяться емкостью С2. Отрицательным следствием увеличения емкости С, является уменьшение скорости дальнейшего нарастания разности токов. Используя параллельно включенные LVT транзисторы МР23 и МР24, можно уменьшить значение сопротивления г и увеличить разность токов битовых линий за счет того, что LVT транзисторы несколько раньше открываются.

Варианты схемы усилителя (с использованием параллельного включения HVT и LVT транзисторов, без использования параллельно включенного LVT транзистора, с использованием RVT МР23, МР24, МР25 и МР26 и схемы, в которой используются транзисторы только с низким пороговым напряжением) были исследованы с помощью программы статистического анализа. Для этого на вход программы статистического анализа подавался список соединений транзисторов усилителя считывания. Программа статистического анализа вычисляет разброс входных параметров с заданным средним значением и среднестатистическим отклонением. С каждым значением из вычисленного набора значений параметра запускается программа моделирования, проводит заданные пользователем измерения.

Варьировались параметры транзисторов, такие как пороговое напряжение, геометрические размеры. Варьирование параметров проводилось в пределах стандартного отклонения, сама же величина стандартного отклонения была задана технологией.

При моделировании схемы на технологии TSMC 65шп, наблюдалось несколько большая стабильность схемы с использованием параллельного включения HVT и LVT транзисторов (рис.14). Хорошие результаты были также получены в результате моделирования схемы без использования параллельно включенного LVT транзистора. Полученные результаты подтверждают теоретические выкладки.

ctsa_new - схема с использованием параллельного включения HVT и LVT транзисторов.

without LVT - схема без использования параллельно включенного LVT

23

транзистора.

RVT - схема, в которой используются RVT МР23, МР24, МР25 и МР26. only LVT - схема, в которой используются транзисторы только с низким пороговым напряжением.

Monte Cario

и

12 А 10 \

+ctsa_new "♦■without L.VT CRVT ■»onlyLVT

Рис.14

На технологии IBM 65nm, плюс к увеличению стабильности, уменьшалась задержка выходного сигнала на 10%.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ сформулированы в пятой главе, где представлены результаты сравнения исследованных в работе усилителей считывания.

Мощность, потребляемая усилителями считывания, оценивалась по

1+Т

J /(OA

формуле: P = Vcc--i—^—, где /(<)- ток, потребляемый усилителем.

Быстродействие усилителей считывания сравнивалось по задержкам

между стробом усилителя считывания (Saen) и выходным сигналом (Out).

В результате моделирования разработанного зарядового усилителя считывания, а так же двух его аналогов, были получены следующие результаты:

По сравнению с разработанным усилителем считывания, зарядовый усилитель считывания 1996 года имеет недостаточно высокую скорость срабатывания. Например, реализованный на технологии IBM 65nm, он показывает задержку 84лс, на технологии TSMC 65nm - 41 пс выхода после включения сигнал sense enable. При этом разработанный усилитель считывания показывает задержку 4Зпс и 25пс соответственно при тех же условиях (все три усилителя считывания оптимизировались по максимальному проценту безошибочных срабатываний, разница напряжений на битовых линиях составила ЮмВ). Разница процента безошибочных срабатываний обоих усилителей считывания оказалась порядка погрешности. Недостаток прототипа 2004 года заключается в сложности его конструкции, вследствие использования дополнительного уровня напряжения (Vb), что увеличивает стоимость усилителя. А также в сравнительно высоком потреблении мощности (\8мкВт на технологии IBM 65nm, 23мкВт на технологии TSMC 65пш, для сравнения, разработанный усилитель потребляет 5мкВт на технологии IBM 65nm, и 1мкВт на технологии TSMC 65nm) и низком проценте безошибочных срабатываний. Прототип показал 26% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 3% ошибок в результате считывания при \Kib~Ki\ = 5°MS. И 18% и 0% соответственно при =

на технологии IBM 65nm. Прототип показал 3% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 0% ошибок в результате считывания при = . и 0% и 0%

соответственно при \Км ~Vk\ ~ 70л<Д на технологии TSMC 65nm.

Тип Б ыстродействие Процент Потребление

усилителя (задержка безошибочных мощности, мкВт

считывания выходного сигнала от строба усилителя считывания), пс1 срабатываний, % (тактовая частота 2,5ГГц, нагрузка 2фФ)

Технология 1ВМ теме 1ВМ теме 1ВМ теме

токовый 68 32 93 100 44 64

усилитель

считывания

усилитель 61 38 98 100 11 14

напряжений

зарядовый 83 41 100 100 2 4

усилитель

считывания

1996 года

зарядовый 47 23 83 100 18 23

усилитель

считывания

2004 года

разработанный 43 25 100 100 5 7

зарядовый

усилитель

считывания

1 При разности напряжений на битовых линиях 70мВ.

Из-за того, что в работе усилителя считывания со схемой компенсации разброса пороговых напряжений, используются дополнительные стадии, он был исследован отдельно. Ниже приведены результаты этого исследования:

Тип Быстродействие Процент Потребление

усилителя (задержка безошибочных мощности,

считывания выходного срабатываний, % мкВт

сигнала от строба (тактовая

усилителя частота 2ГГц,

считывания), не2 нагрузка 2фФ)

Технология 1ВМ тямс 1ВМ теме 1ВМ ТБМС

усилитель 58 57 100 100 38 79

считывания со

схемой

компенсации

разброса

пороговых

напряжений

В заключении диссертационной работы сформулированы следующие основные результаты:

• Исследована зависимость разброса параметров парных транзисторов от их геометрических размеров, был сделан вывод, что для уменьшения разброса параметров транзистора, и как следствия для уменьшения разброса значений протекающих через соответствующие устройства токов, следует стремиться к увеличению длины канала и уменьшению его

2 При разности напряжений на битовых линиях 70мВ.

ширины. С другой стороны, увеличение длины канала, отрицательно сказывается на быстродействии транзистора. Следовательно, при разработке усилителей и других аналоговых схем необходимо находить компромисс между стабильностью параметров транзисторов и требуемым быстродействием.

Для оценки эффективности (быстродействие, мощность, процент безошибочных срабатываний) были теоретически исследованы и промоделированы три основных типа усилителей считывания. Сделан вывод об устойчивости зарядовых усилителей считывания к разбросу параметров схемы.

Теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений. Сделан вывод, что для реализации метода на практике, следует ввести дополнительные управляющие сигналы, что неизбежно приведет к потерям площади и потребляемой мощности.

Метод компенсации разброса пороговых напряжений парных транзисторов был проверен на примере усилителя Симона Ловетта. Путем моделирования было установлено, что усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, данный усилитель продемонстрировал безошибочную работу при варьировании параметров транзисторов в случае дифференциального напряжения битовых линий 3ОмВ. Усилитель со схемой компенсации разброса пороговых напряжений парных транзисторов может применяться в случаях, когда не столь важно быстродействие, но предъявляются повышенные требования к чувствительности. Для преодоления недостатков известных усилителей считывания, была разработана новая схема зарядового усилителя считывания. Выполнено несколько вариантов реализации разработанной схемы на технологиях IBM 65nm и TSMC 65nm (см. приложение II). Проведено всестороннее

исследование посредством моделирования в Spectre.

28

• Поданы патентные заявки на «Новый зарядовый усилитель считывания» и на «Компаратор напряжений», созданный на основе нового зарядового усилителя считывания, отличительной особенностью которого является отсутствие внешнего синхросигнала (см. приложение III). В приложении I описывается методология проведения исследования. В приложении II приведены топологические реализации разработанного зарядового усилителя считывания.

Приложение III посвящено реализации системы восстановления тактовой частоты и данных, созданной на основе разработанного зарядового усилителя считывания.

ОСНОВНЫЕ ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

1. Дунаева М. А. Усилитель считывания для SRAM // Современные проблемы фундаментальных и прикладных наук. - 2005. - Радиотехника и кибернетика- С.107 - 108.

2. Дунаева М. А. Исследование влияния разброса параметров схемы на работу цепи считывания SRAM // Современные проблемы фундаментальных и прикладных наук. - 2006. - Радиотехника и кибернетика - С.66 - 68.

3. Дунаева М. А. Методы компенсации влияния разброса параметров на работу цепей считывания SRAM // Современные проблемы фундаментальных и прикладных наук. - 2007. - Радиотехника и кибернетика - С.35 - 37.

4. Дунаева М. А. Новый зарядовый усилитель считывания // Современные проблемы фундаментальных и прикладных наук. - 2009. - Радиотехника и кибернетика - С.86 - 88.

5. Дунаева М. А. Исследование влияния разброса параметров на работу цепей считывания SRAM с различными усилителями считывания // Тезисы докладов 33-й Международной молодежной научной конференции «Гагаринские чтения» - М.: Издательство «МАГИ» - РГТУ им. К.Э. Циолковского, 2007, т.6, С.226-227.

6. Дунаева M. А. Токовые усилители считывания для оперативных запоминающих устройств SRAM // Тезисы докладов 34-й Международной молодежной научной конференции «Гагаринские чтения» - М.: Издательство «МАТИ» - РГТУ им. К.Э. Циолковского, 2008, т.6, С. 176-177.

7. Дунаева М. А. Методы компенсации влияния разброса параметров на работу цепей считывания оперативно запоминающего устройства // Труды МФТИ. — 2009. — Том 1, № 2- С.38 - 43.

8. Дунаева М. А. Новый зарядовый усилитель считывания // Радиолокация и связь. - 2010. - № 10- С.81 - 86.

9. Дунаева М. А. Компаратор на основе зарядового усилителя считывания // Научный Вестник МГТУ ГА. - 2010. - № 158- С. 121 - 127.

10. Maria A. Dunaeva Novel Charge Transfer Sense Amplifier // Global SAMSUNG Tech. Conference 2009. - Samsung Advanced Institute of Technology- 2009.- p. 139

ЛР № 063109 от 04.02.1999 г

Формат 60x90/16. Заказ 972. Тираж 100 экз.

Печать офсетная. Бумага для множительных аппаратов.

Отпечатано в ООО "ФЭД+", Москва, ул. Кедрова, д. 15, тел. 774-26-96

Введение

Глава 1. Схемотехника элементов статической памяти SRAM

1.1 Ячейка памяти

1.2 Схема предзаряда

1.3 Цепь записи

1.4 Мультиплексор

1.5 Усилитель считывания

Глава 2. Усилители считывания 18 2.1 Основные типы усилителей считывания

2.2. Усилитель напряжения

2.3. Токовый усилитель считывания

Глава 3. Методы увеличения процента безошибочных срабатываний усилителей

3.1 Соотношение ширины и длины канала

3.2 Использование схем компенсации порогового напряжения

3.3 Исследование характеристик зарядовых усилителей считывания

Глава 4. Зарядовые усилители считывания

4.1 История применения зарядовых усилителей считывания

4.2 Исследование характеристик разработанного зарядового усилителя считывания

Глава 5. Основные результаты работы 91 Заключение 98 Приложение I 101 Приложение II 109 Приложение III 113 Список литературы

Переход к субмикронным размерам транзисторов и возрастающая частота работы процессоров предъявляют жесткие требования к устройствам памяти больших интегральных схем (БИС).

Технология и шкала напряжений с каждой технологической вехой постоянно улучшают задержку логических цепей. Однако скорость всей цепи все больше и больше ограничена задержкой сигналов на длинных линиях, битовыми линиями, перегруженными возросшими значениями емкостей и сопротивлений. Поскольку память занимает более половины площади современного кристалла, дизайн статической памяти произвольного доступа ограничен требованиями к компактности, которые вынуждают в проектировании ячеек памяти использовать транзисторы близкие к минимальным размерам. Маленькие ячейки памяти должны управлять высокоемкостными битовыми линиями, в результате чего, размах сигнала очень мал. Это будет ограничивать скорость любой усиливающей схемы, которой для инициации усиления требуется определенный уровень дифференциального напряжения.

Ключевая стратегия увеличения скорости работы памяти сфокусирована на уменьшении значении дифференциального напряжения на битовых линиях, необходимого для корректного функционирования усилителя считывания, что уменьшает как задержку, так и энергию, связанную с зарядом и разрядом битовых линий. Как следствие, разработка усилителя считывания, способного с высокой скоростью усиливать маленький дифференциальный сигнала битовых линий, является актуальной задачей.

Наглядной иллюстрацией повышенного интереса к усилителям считывания является то, что количество американских патентов полученных на изобретения, связанные с усилителями считывания превышает тридцать тысяч.

Целью работы является исследование влияния разброса параметров, возникшего во время изготовления кристалла, на функционирование цепей считывания устройств памяти, использующих различные схемы усилителей считывания, поиск методов компенсации разброса параметров и разработка стабильного усилителя считывания с учетом требований низкого энергопотребления, высокого быстродействия и малой площади.

В данной работе было теоретически исследована зависимость разброса параметров близлежащих на топологии парных транзисторов от геометрических размеров устройств, проведено теоретическое исследование и сравнение результатов моделирования известных усилителей считывания по безошибочной работе, быстродействию, малому потреблению мощности, оценочной площади топологии. Теоретически найден метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений, затем проведено моделирование схемы, работающей по данному методу. Также разработан новый усилитель считывания, отвечающий условиям высокого процента безошибочных срабатываний, высокого быстродействия, малого потребления мощности, малой площади топологии. Проведено его теоретическое исследование и моделирование созданной схематики в Spectre.

Описание проделанной работы

• Теоретически исследована зависимость разброса параметров парных транзисторов от их геометрических размеров, был сделан вывод, что для уменьшения разброса параметров транзистора, и как следствия для уменьшения разброса значений протекающих через соответствующие устройства токов, следует стремиться к увеличению длины канала и уменьшению его ширины. То есть стремиться привести геометрические размеры транзистора к соотношению (3.1.7). Однако с другой стороны, подобные манипуляции отрицательно влияют на скорость срабатывания устройства.

• Для оценки эффективности (быстродействие, мощность, процент безошибочных срабатываний) были теоретически исследованы три основных типа усилителей считывания. Сделан вывод об устойчивости зарядовых усилителей считывания к разбросу параметров схемы, сильной зависимости корректной работы усилителей напряжения от разброса пороговых напряжений парных транзисторов защелки усилителя.

• С использованием схемотехнического редактора созданы схемы четырех усилителей считывания, в том числе усилителя напряжений, токового и двух зарядовых. Созданы сборки для исследования потребления мощности, исследования устойчивости к разбросу емкости битовых линий.

• Проведено моделирование с условиями 1уркаНурюа1, 27°С, 1,2У, подобраны параметры транзисторов (ширина затвора), а также вид транзистора по уровню порогового напряжения. Оптимизация проводилась с целью увеличения процента безошибочных срабатываний. Проведена оценка быстродействия, потребляемой мощности, устойчивости к разбросу емкости битовых линий. у

• Теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений. Сделан вывод, что для реализации метода на практике, следует ввести дополнительные управляющие сигналы, что неизбежно приведет к потерям площади и увеличению потребляемой мощности.

• Метод компенсации разброса пороговых напряжений парных транзисторов был проверен на примере усилителя Симона Ловетта [13]. Оказалось, что данный усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, с помощью данной схемы удалось достигнуть безошибочной работы схемы при варьировании параметров транзисторов и входном сигнале ЗОмВ.

• Для преодоления недостатков известных усилителей считывания, была разработана новая схема зарядового усилителя считывания.

• С использованием схемотехнического редактора создана схема разработанного зарядового усилителя считывания. Созданы сборки для исследования потребления мощности, исследования устойчивости к разбросу емкости битовых линий.

• Проведено моделирование с условиями {урюа1Сурюа1, 27°С, 1,2У, подобраны параметры транзисторов (ширина затвора), а также вид транзистора по уровню порогового напряжения. С помощью программы статистического анализа схем, которая моделирует вариации измерений в схеме, при заданных вариациях технологического процесса, проведен статистический анализ разработанного зарядового усилителя считывания на устойчивость к дисбалансу параметров транзисторов. Оптимизация разработанного зарядового усилителя считывания проводилась с целью увеличения процента безошибочных срабатываний. Проведена оценка быстродействия, потребления мощности, устойчивости к разбросу емкости битовых линий.

• В результате моделирования разработанного зарядового усилителя считывания, а так же двух его аналогов, были получены следующие результаты: о По сравнению с разработанным усилителем считывания, зарядовый усилитель считывания [14] имеет недостаточно высокую скорость срабатывания. Например, реализованный на технологии IBM 65nm, он показывает задержку 84пс, на технологии TSMC 65nm - 41ис(после включения сигнал sense enable). о При этом разработанный усилитель считывания показывает задержку 43пс и 25пс соответственно при тех же условиях (оба усилителя считывания оптимизировались по максимальному проценту безошибочных срабатываний, разница напряжений на битовых линиях составила ЮмВ). о Разница в количестве безошибочных срабатываний обоих усилителей считывания оказалась порядка погрешности. о Недостаток прототипа [16] заключается в сложности его конструкции, вследствие использования дополнительного уровня напряжения (Vb), что увеличивает стоимость усилителя. Кроме того, прототип рассеивает значительную мощность: 18мкВт на технологии IBM

65nm, 2ЪмкВт на технологии TSMC 65nm. Для сравнения, разработанный усилитель потребляет ЪмкВт на технологии IBM 65nm, и 1 мкВт на технологии TSMC 65nm. о Также к недостаткам прототипа [16] можно отнести низкий процент безошибочных срабатываний. Прототип показал 18% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 0% ошибок в результате считывания при

• Были созданы по два варианта топологии разработанного зарядового усилителя считывания на технологиях IBM 65nm и TSMC 65nm.

Использованные в данной работе стандартные программные средства и схема их взаимодействия приведены на Рис. 1. Методика проведения исследования описана в приложении I.

5 ,1

Зг^Г!

ЗЕ^-З^-* ||5 г© 3 зг с;'О

8 #1 I

1 з ® ЦР.*»' » "Кии -3 »х ) в2 !

Схемотехнический редактор

Схематика (РВ)

Транслятор описания соединений транзисторов у* +

Схематика

1Л"3 (сверка топологпп и схемотехники на транзисторном уровне)

Топологический редактор

Топология( РВ)

Топология <2ш

Программа модедаровання схем на транзисторном уровне I

Результаты

Программа "Н статистического анализа схем г-* Статистикам

Технологическая ляформланя' I

Рис.1

Результаты работы сведены в таблицу:

Тип усилителя считывания Быстродействие (задержка выходного сигнала от строба усилителя считывания), пс1 Процент безошибочных срабатываний, % Потребление мощности, мкВт (тактовая частота 2,5ГГц, нагрузка 2фФ)

Технология 1ВМ Т8МС 1ВМ Т8МС 1ВМ Т8МС токовый усилитель считывания 68 32 93 100 44 64 усилитель напряжений 61 38 98 100 11 14 зарядовый усилитель считывания 1996 года 83 41 100 100 2 4 зарядовый усилитель считывания 2004 года 47 23 83 100 18 23 разработанный зарядовый усилитель считывания 43 25 100 100 5 7

1 При разносги напряжений на битовых линиях 70тУ.

Из-за того, что в работе усилителя считывания со схемой компенсации разброса пороговых напряжений, используются дополнительные стадии, он был исследован отдельно. Ниже приведены результаты этого исследования:

Тип усилителя считывания Быстродействие (задержка выходного сигнала от строба усилителя считывания), пс2 Процент безошибочных срабатываний, % Потребление мощности, мкВт (тактовая частота 2ГГц, нагрузка 2фФ)

Технология 1ВМ Т8МС 1ВМ теме 1ВМ ТБМС усилитель считывания со схемой компенсации разброса пороговых напряжений 58 57 100 100 38 79

2 При разности напряжений на битовых линиях 70т V.

Заключение

В заключение можно отметить, что в ходе проделанной работы:

Исследована зависимость разброса параметров парных транзисторов от их геометрических размеров, был сделан вывод, что для уменьшения разброса параметров транзистора, и как следствия для уменьшения разброса значении протекающих через соответствующие устройства токов, следует стремиться к увеличению длины канала и уменьшению его ширины. С другой стороны, увеличение длины канала, отрицательно сказывается на быстродействии транзистора. Следовательно, при разработке усилителей и других аналоговых схем необходимо находить компромисс между стабильностью параметров транзисторов и требуемым быстродействием.

• Для оценки эффективности (быстродействие, мощность, процент безошибочных срабатываний) были теоретически исследованы и промоделированы три основных типа усилителей считывания. Сделан вывод об устойчивости зарядовых усилителей считывания к разбросу параметров схемы.

Теоретически исследован метод компенсации разброса пороговых напряжений парных транзисторов в усилителе напряжений. Сделан вывод, что для реализации метода на практике, следует ввести дополнительные управляющие сигналы, что неизбежно приведет к потерям площади и потребляемой мощности.

Метод компенсации разброса пороговых напряжений парных транзисторов был проверен на примере усилителя Симона Ловетта. Путем моделирования было установлено, что усилитель достаточно медленный, неэкономичный с точки зрения потребляемой мощности. Тем не менее, данный усилитель продемонстрировал безошибочную работу при варьировании параметров транзисторов в случае дифференциального напряжения битовых линий 3ОмВ. Усилитель со схемой компенсации разброса пороговых напряжений парных транзисторов может применяться в случаях, когда не столь важно быстродействие, но предъявляются повышенные требования к чувствительности.

Для преодоления недостатков известных усилителей считывания, была разработана новая схема зарядового усилителя считывания. Выполнено несколько вариантов реализации разработанной схемы на технологиях IBM 65пт и TSMC 65пт (см. приложение II). Проведено всестороннее исследование посредством моделирования в Spectre.

В результате моделирования разработанного зарядового усилителя считывания, а так же ¿Х&У* его аналогов, были получены следующие Результаты: По сравнению с разработанным усилителем считывания, зарядовый усилитель считывания [14] имеет недостаточно высокую скорость срабатывания. Нarrpx-ijvi ер> реализованный на технологии IBM 65nm, он показывает задержку S4nc, на технологии TSMC 65nm - 41«с(после включения сигнал sense enable). При этом разработавiEfc'1^ усилитель считывания показывает задержку 43пс и 25нс соответс^г"^енно ПРИ тех же условиях (оба усилителя считывания оптимизировались по максимальному проценту безошибочных срабатываний, разница напряжений на битовых линиях составила 70л*Л). о Разница в количестве безошибочных срабатываний обоих усилителей считывания оказалась порядка погрешности. о Недостаток прототипа [16] заключается в сложности его конструкции, вследствие использования дополнительного уровня напряжения (УЬ ), что увеличивает стоимость усилителя. Кроме того, прототип рассеивает значительную мощность: 18мкВт на технологии IBM 65nm, 23 мкВт на технологии TSMC 65шп. Для сравнения, разработанный усилитель потребляет 5 мкВт на технологии IBM 65nm, и 1мкВт на технологии TSMC 65nm. о Также к недостаткам прототипа [16] можно отнести низкий процент безошибочных срабатываний. Прототип показал 18% ошибок в результате считывания, тогда как разработанный усилитель считывания показывает 0% ошибок в результате считывания при ~ - 70мВ .

Поданы патентные заявки на «Новый зарядовый усилитель считывания» и на «Компаратор напряжений», созданный на основе нового зарядового усилителя считывания, отличительной особенностью которого является отсутствие внешнего синхросигнала (см. приложение III).

1. Chen T„ SelvinE., Zheng B., Zhang K., Saleh H. Statistical Characterization of Sense Amplifier and Its Join Optimization with Memory Cell Design Architecture // Intel Design and Test Technology Conference. 2003.

2. Haraszti, Terze P. CMOS Memory Circuits // Higham, MA, USA Kluwer Academic Publishers. -2000.

3. Wang Y. et al. A 1.1 GHz 12jiA/Mb-Leakage SRAM Design in 65nm Ultra-Low-Power CMOS with Integrated Leakage Reduction for Mobile Applications// ISSCC Dig. Tech. Papers. 2007. - Feb.

4. SinhaM., HsuS., Alvandpour A., .Burleson W., Krishnamurthy R., Borkar S. HighPerformance and Low-Voltage Sense-Amplifier Techniques for sub-90nm SRAM // SOC Conference, Proceedings. IEEE International Systems-on-Chip]. -2003. Sept. - pp. 113116.

5. Pelgrom M. J. M., Duinmaiger A. C. J., and Welbers A. P. G. Matching properties of MOS Transistors for Precision Analog Design // IEEE J. Solid-State Circuits. 1989.- Oct.-vol. 24. -pp. 1433-1439.

6. Lakshmikumar K. R., Hadaway R. A., and Copeland M. A. Characterizationand Modeling of Mismatch in MOS Transistors for Precision Analog Design // IEEE J

7. Solid-State Circuits. 1986. - vol. SC-21.-pp. 1057-1066.

8. Schouwenaars H. J., Wouther D., GroeneveldJ., and Termeer H. A. H. A low-power stereo 16-bit CMOS D/A converter for digital audio // IEEE J. Solid-State Circuits.1988.-Dec.-vol. 23.

9. Kawahara T., Sakata T., Itoh K., Kawajiri Y, Akiba T., Kitsukawa G., and Aoki M. A high-speed, small-area, threshold-voltage-mismatch compensation sense amplifier for gigabit-scale DRAM arrays// IEEE J. Solid-State Circuits. -1993. -July. -vol. 28.

10. Mizuno T., Okamura J., and Toriumi A. Experimental study ofthreshold voltage fluctuations using an 8K MOSFET array // presented at Synip. VLSI Technology, Kyoto, Japan. -1993.

11. LovettS. J., Welten M., Mathewson A., and Mason B. Optimizing MOS Transistor Mismatch// IEEE Journal of Solid-State Circuits. 1998-No. 1-Vol. 33.

12. Taylor G. W. Subthreshold conduction in MOSFET's// IEEE Trans. Electron Devices. 1978. - Mar. - vol. ED-25.

13. Papoulis A. Probability, Random Variables and Stochastic Processes. New York: McGraw-Hill. 1984.

14. Lovett S. J. Threshold voltage mismatch compensated sense ampli"fier for SRAM memory arrays // US Patent 6,181,621, B1, 2001.

15. Ang M. A. Charge transfer sense amplifier // US Patent 5,668,756, 1997.

16. Lee T. K, Fang Y. K., Chiang Y. T., Lin C. T., Chen M. S. and Ch&ng O. Mechanism and modeling of source/drain asymmetry variation in 65 nm CIViOS devicesfor SRAM and logic applications // Journal of Physics.- Number 4. -Volume 41. D: Applied Physics.

17. Alvandpour et al Differential Charge Transfer Sense Amplifier // US Patent 6,751,141,2004.

18. Yao Y Stored Charge Memory Detection Circuit// US Patent 3,760,381, 1973.

19. DennardR. and Spaminato D. Differential Charge Transfer Sense Amplifier // US Patent 3,949,381, 1976.

20. Diodato P. Embedded DRAM: More than Just a Memory// IEEE Communications Magazine, Online Edition. 2000. - July.

21. Heller J. et al High Sensitivity Charge Transfer Sense Amplifier// IEEE Journal of Solid State Circuits. 1976. - October. - vol. SC-11. - pp. 596-601.

22. Heller J. Cross-coupled Charge-transfer Sense Amplifier // Digest of Technical Papers, IEEE International Solid State Circuits Conference (ISSCC). San Francisco, 1979.-pp. 20-21.

23. Kim J. et al. Boosted Charge Transfer Preamplifier for Low Power Gbit-scale DRAM// Electronics Letters. -1998. -№ 18 vol. 34 - pp. 1785-1791.

24. Kawashima S. et al. A Charge-transfer Amplifier and an Encoded-bus Architecture for Low-Power SRAMs // IEEE Journal of Solid State Circuits. -1998. -№ 5 vol. 33 -pp. 793-799.

25. Sarpeshkar R., Wyatt, J.L.r Lu, N.C., Gerber, P.D. Mismatch sensitivity of asimultaneously latched CMOS s ense amplifier // ШЕЕ Journal of Solid State Circuits. -1991. -№ 10 vol. 26 - pp. 141 1.3 — 1422.

26. Nicollian E. K, Brews J.R. TvIOS Physics and Technology. New York: Wiley. 1982.

27. Зи С. Физика полупроводх^^ ^KOBb,x пРибоРов- Москва: Мир, 1984.

28. Feller W. An Introduction tcz» -probability theory and its applications. New York: Wiley. 1957. vol. 1. p. 146.

29. Shyu J. В., Temes G. C. and Z^^^~ummenacher F Random error effects in matched MOS capacitors and current sour<^es // IEEE J; Solid-State Circuits, vol: CS-19, pp. 948955, Dec. 1984.

30. KotaniK. etal. CMOS Г h n с T r ai i s 1 e r Preamplifier for Offset-Fluctuation Cancellation in Low-Power, —Accuracy Comparators // Digest of Technical Papers, IEEE Symposium on VLSI Circu^i"*^- — 1997- ~ June- ~ PP- 21"22

31. Ko.ani К. г, Ol, Charge Transfer Amplier Circuit, Voltage Comparator, and Sense Amplifier // US Patent 6,150,851, 2000.nn<; //THEE J. Solid-state

32. Kaupp H. R. Waveform degradation in VLSI mterconnectrons

33. Circuits.-1989.-№4. -vol. 24.-pp. 1150-1153.

34. Toumozou C, Lid gey F. J., HaigH D. G. Analogue 1С Design: The Current-Mode Approach, ch. 12.

35. Caprio R. Precision differential voltage-current converter // Electron. Lett. -197,. № 6. - vol. 9. -pp. 147-148.i ot^ii R AJVi with 7 ns access time

36. Blalock T. N. and Jaeger R. C. An experimental 2Tcell RAJVi ^ ^ ^at low temperature // Symp. W S I Circuits, Dig. Tech. Papers. 1990. June. pp. 14.

37. Ncikagome Y. et al A 1.5 V circuit technology for 64 Mb DRAMS // Symp. W S I Circuits, Dig. Tech. Papers. 1990. - June. -pp. 17-18.

38. Fung K. et al. An experimental 5 ns BiCMOS SRAM with a high-speed architecture // Symp. VLSI Circuits, Dig. Tech. Papers. 1990. - June. -pp. 43-44.

39. SeevinckE. A current sense-amplifier for fast CMOS SRAMs // Symp. К S I Circuits, Dig. Tech. Papers. 1990. - June. -pp. 71-72.

40. Sasaki K. et al. A 94s 1-Mbit CMOS SRAM // IEEE J. Solid-state Circuits. 1989. ~№5. - vol. 24. - pp. 1219-1224.

41. Allen P. E. and HolbergD. R. CMOS Analog Circuit Design. New York: Holt, Rinehart and Winston. 1987.

42. Star Hspice Manual - Release 2001.2 - June 2001. http://www.ece.uci.edu/docs/hspice/hspice 2001 2-153.html (дата обращения: 28.10.2010).

43. Kulkarni J. P. SRAM basicshttp://cobweb.ecn.purdue.edu/~vlsi/courses/ee695kiVs2008/Lecture4.pdf (дата обращения: 28.10.2010).